JPS62286307A - 多重ステージデジタル信号乗算加算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 ［産業上の利用分野〕 本発明は多重ステージデジタル信号乗算加算装置および
方法に関する。

本発明は特に、加算の繰返しにより乗算を行ない、その
乗算の複数の積の加算を行なうデジタル信号処理に適用
される。このような信号処理は特に、デジタル信号処理
において使用される例えばトランスバーサルフィルタの
ような多重ステージフィルタに適用される。

〔従来の技術〕

従来のトランスバーサルフィルタは多重ステージ装置を
構成しその各ステージは他のステージによって計算され
た積を加算することにより２つのデジタル信号の積を計
算するように配置されている。このような従来の多重ス
テージ装置は、部分積の加算の繰返しにより乗算を行な
う。しかしながら、特に乗算すべき信号が多数のビット
を有する場合、満足できる演算速度を得ることが困難に
なる。複数の部分積の加算により乗算を行なうことは、
あるビットの位置において発生し、より大きい有効ビッ
トのビットの位置に桁上げされる桁上げ信号の処理を含
んでいる。もし積の計算が行なわれる全てのビットの位
置における桁上げ信号の処理の望ましくない遅延を避け
なければならないとすると、マルチビット数にとって非
常に高速の加算器を使用することが必要となる。さらに
複数の乗算の各個別の積が計算されてしまうまでそれら
の複数の乗算の積の加算が遅延する場合、この加算によ
っても遅延が生じる。

〔発明が解決しようとする問題点〕

本発明は、加算の繰返しにより乗算を行ない、その乗算
の複数の積の加算を行なうデジタル信号処理の速度を向
上させた多重ステージデジタル信号乗算加算装置および
方法を提供することを目的とする。

〔問題点を解決するための手段および作用〕本発明によ
る多重ステージデジタル信号乗算および加算装置は、加
算を繰り返して乗算を行なうと共に前記乗算の複数の結
果の加算を行なう多重ステージデジタル信号乗算加算装
置において、複数の加算ステージを有し、各ステージが
該ステージの第１のデジタル信号と該ステージの第２の
デジタル信号との乗算によって計算される積における異
なる有効ビットにそれぞれ対応する一連のビットの位置
に複数の加算装置を有し、各ステージの加算装置が前記
第１のデジタル信号および前記第２のデジタル信号の選
択された単ビットあるいは複数ビットを用いる一連の演
算によって部分積を計算する手段と、前記第２のデジタ
ル信号のビットの使用から導出される一連の部分積を加
算し従って最後の部分積の累算の後に前記積を計算する
手段とを有し、各加算装置が各部分積の累算の後に該ビ
ットの位置における和を示す第１の出力および該ビット
の位置からより大きい何効ビットの位置に桁上げされる
桁上げ信号を示す第２の出力を供給する出力手段と、後
段の部分積の累算に使用されるためにあるステージ内の
加算装置の前記第１および第２の出力゛から前記あるス
テージ内のそれぞれの加算装置へ信号を供給する第１の
状態と１個以上のステージの積の加算を行なうために前
記最後の部分積の累算の後にあるステージ内の加算装置
の前記第１および第２の出力から後段の加算手段へ信号
を供給する第２の状態との間で選択動作をする選択手段
とを有し、前記選択手段がある加算ステージに対して前
記ある加算ステージの桁上げ信号を処理することなく前
記ある加算ステージ内の全てのビットの位置を通して前
記第２の状態に変わるように動作することを特徴とする
。

また本発明による多重ステージデジタル信号乗算加算装
置は、加算を繰り返して乗算を行なうと共に前記乗算の
複数の結果の加算を行なう多重ステージデジタル信号乗
算加算装置において、複数の加算ステージを有し、各ス
テージが該ステージの第１のデジタル信号と該ステージ
の第２のデジタル信号との乗算によって計算される積に
おける異なる有効ビットにそれぞれ対応する一連のビッ
トの位置に複数の加算装置を有し、各ステージの加算装
置が前記第１のデジタル信号および前記第２のデジタノ
□し信号の選択された単ビットあるいは複数ビットを用
いる一連の演算によって部分積を計算する手段と、前記
第２のデジタル信号のビットの使用から導出される一連
の部分積を前段の部分積の累算に加算し、従って最後の
部分積の累算の後に前記積を計算する手段と、周期ごと
に部分積の累算を行ない一続き周期で６積を計算するよ
うに各加算装置の演算を制御する制御手段と、あるステ
ージによる積の計算の後に前記あるステージの加算装置
の出力を他のステージの加算装置の入力に接続し従って
１個以上のステージの積と累算するように動作する選択
手段とを有し、前記制御手段が前記選択手段を制御し前
記他のステージによる積の；［算の第１の周期中に前記
あるステージの出力が前記他のステージに接続され従っ
て前記あるステージの前記出力が前記他のステージにお
いて前記他のステー・ジの第１の部分積に累算されるよ
うになっていることを特徴とする。

また本発明による多重ステージデジタル信号乗算加算方
法は、デジタル信号の複数の積を計算すると共に段数の
前記積を加算することによる多重ステージデジタル信号
乗算加算方法において、前記デジタル信号の処理方法が
マルチビットの入力デジタル信号を多重ステージ加算器
の複数のマルチビットの加算ステージに供給し、該ステ
ージに対する前記入力デジタル信号との積の計算に使用
されるために第２のマルチビットのデジタル信号を各ス
テージに供給し、それぞれマルチビットの部分積を計算
すると共に前記部分積と該ステージに対する前段の部分
積の和とを累算する一連の演算によって各ステージに積
を計算し、ステージ内での部分積の累算が有効ビットを
加算すると共に必要な場合にはより大きい有効ビットの
位置に桁上げするための桁上げ信号を生成し、あるステ
ージでの部分積の累算の後に他のステージの積への加算
に使用されるために前記あるステージの出力を供給し、
あるステージの前記出力が前記あるステージ内で桁上げ
信号を完全に処理する前に前記あるステージの全てのビ
ットの位置に供給されることを特徴とする。

また本発明による多重ステージデジタル信号乗算加算方
法は、デジタル信号の複数の積を計算すると共に段数の
前記積を加算することによる多重ステージデジタル信号
乗算加算方法において、マルチビットの入力デジタル信
号を多重ステージ加算器の段数のマルチビットの加算ス
テージに供給し、該ステージに対する前記入力デジタル
信号との積の計算に使用されるために第２のマルチビッ
トのデジタル信号を各ステージに供給し、一連の演算周
期によって各ステージに積を計算し、各周期がマルチビ
ットの部分積を計算すると共に前記部分積と該ステージ
に対する前段の部分積の和とを累算し、あるステージで
の部分積の累算の後に他のステージの積への加算に使用
されるために前記あるステージの出力を供給し、あるス
テージの前記出力が前記他のステージの第１の演算周期
中に前記他のステージの入力に供給され従って前記出力
が前記他のステージにおいて前記他のステージの第１の
部分積に累算されるようになっていることを特徴とする
。

〔実施例〕

本発明の第１の実施例による多重ステージデジタル信号
乗算加算装置のブロック図を第１図に示す。この多重ス
テージデジタル信号乗算加算装置は単一のＩ　Ｃ（Ｉｎ
ｔｅｇｒａｌ　Ｃ１ｒｃｕｉｔ）チップ上に形成されて
いる。本実施例はＮ個のステージを有するトランスバー
サルフィルタが形成されているＣＭＯＳチップである。

フィルタの各ステージは２つのデジタル信号の部分積の
加算の繰返しによってその２つのデジタル信号を乗算す
るように配置されており、あるステージの積を示す出力
が次段のステージの出力に加算されるようになっている
。本実施例においては、同じ入力データが第１のデジタ
ル信号として各々のステージに同時に送られる。この入
力データは、各ステージごとに選択される重み係数を示
す第２のデジタル信号と乗算されるものである。ステー
ジの出力か次段のステージの入力となるように各ステー
ジが接続されており、そのためステージが鎖状に相互接
続されている。入力データが各ステージに供給されると
、ステージは時間間隔Ｔをかけてそのステージの積を計
算し、その時間Ｔの経過後そのステージの出力が次段の
ステージに送られ、新たな積の計算が更新された新たな
入力データを用いて開始される。

このようにして、時間間隔Ｔごとに新たな積が計算され
、時間Ｔの経過ごとに各ステージの積が鎖状の接続にそ
って次段のステージに送られる。鎖状に接続されたフィ
ルタの時刻ｔ−ｋＴにおける出力ｙ　（ｋＴ］は、 本 ｙ　〔にＴ）　　−ｗ（１）　　ｘ　　ＣにＴ）＋Ｗ（
２）本ｘ（（ｋ−１）Ｔ　〕　　＋　・・・ 本 ＋ｗ（Ｎ）　　　Ｘ　　　［（ｋ　　　　　Ｎ＋１）　
　　Ｔ）となる。ここでｘ　ＣｋＴ］は第１番目の入力
データサンプルであり、ｗ（１）ないしｗ　（Ｎ）はＮ
個のステージに対する重み係数である。

第３図には多重ステージデジタル信号乗算加算装置の最
−刀の２個のステージと最後の第Ｎ番目のステージが示
されている。本実施例においては３２個のステージがあ
る。各ステージは連続するビットの位置に複数の単ビッ
ト加算器を有し、各単ビット加算器はそのステージによ
って計算される積の異なる有効ビットに対応している。

本実施例においては、第１番目のステージ加算器１１を
、第２番目のステージが加算器１２を、そして第Ｎ番目
のステージが加算器１３をそれぞれ存している。本実施
例においては、各ステージに対する第１のデジタル信号
となる入力データは２逓信号であり、１６ビットの語長
を付している。また各ステージによる乗算に用いられる
第２のデジタル信号となる重み係数は２逓信号であり、
４ビット、８ビット、１２ビット、あるいは１６ビット
にプログラムされる語長を有している。入力データが１
６ビットでデータバス１５からシフトレジスタ１６に並
列に供給される。このシフトレジスタ１６は３６ビット
シフトレジスタで、シフトレジスタ内の異なる有効ビッ
トの位置に入力データをシフトするようになっており、
一連の部分積はそのステージで用いられる係数のビット
パターンに依って計算される。これらの係数は第１番目
、第２番目および第Ｎ番目のステージに対する係数制御
装置２０．２１および２２のそれぞれのシフトレジスタ
に記憶される。第１図において、第２番目のステージと
第Ｎ番目のステージとの間の破線は、第２番目のステー
ジと同様の鎖状に相互接続された一連のステージを簡単
化するために省略していることを示す。同様にして、簡
単化するために各ステージの加算器はビット１、ビット
２およびビット３６に対するものだけが図示されており
、ビット３ないしビット３５に対する一連の加算器は各
ステージ内の破線によって示されている。これら一連の
加算器は、図示されているビット２に対する加算器と同
様に接続されている。

本実施例において、シフトレジスタ１６に保持された入
力データか３６個の個別の単ビット入力に接続する３６
ビット並列接続ライン２３を通って多重ステージデジタ
ル信号乗算加算装置の各ステージに送られるため、各ス
テージは同一の入力データを同時に受け取ることになる
。各ステージはその入力データと制御装置２５およびタ
イミングクロック２６により制御されるそのステージに
対する係数との積を計算する。タイミングクロックは第
４図の信号２９に示される形状のクロック信号を発する
か、この動作については以下に詳述する。

各ステージの加算器の演算は概略同じであるため、第１
番目のステージについて述べることにする。並列のデー
タバス１５からの入力データはシフトレジスタ１６の有
効ビットの小さい方から１６のビットの位置に最初に送
られ、モしてシフトレジスタの残りの位置は入力データ
の最大の有効ビットと同じデジタル信号になるように１
．６ビットの位置に全て最初に接続され、それによって
シフトレジスタ１６に保持される値の符号の拡張を行な
う。多重ステージデジタル信号乗算および加算装置は２
つの補数形式を用いる正の数または負の数を取扱うこと
ができる。各ステージの加算器はそのステージに対する
係数の順番になっている各ビットと乗算される入力デー
タに対応する一連の部分積を計算する。各加算器は、そ
の加算器の入力１７に供給される新たな部分積の単ビッ
トを計算するために入力ゲート３０に接続されている。

加算器には和および桁上げ出力２７および２８があり、
さらにこの加算器の部分積と累算するために前段の部分
積から値が送られてくる和および桁」―げ入力１８およ
び１９がある。制御装置２５およびタイミングクロック
２６の制御の下で、各入力ゲート３０は係数の最−刀の
ビットに対応する信号をライン３１から受け取り、また
同時に特定の入力ゲート３０のビットの位置に対応する
シフトレジスタ１６からのビットを受け取る。そして入
力ゲート３０は加算器１１の入力１７に接続しており、
３６個金石の入力ゲート３０に接続する一連の入力１７
が係数の最初のビットの位置に対応する部分積を示すよ
うになっている。第１の周期の演算において、加算器１
１には前段からの累計はなく、加算器は和出力２７に出
力するが、最初の部分積の場合桁上げ出力２８には信号
が勿論出力されない。各加算器の相入力１８は和ライン
３３に接続された相選択器３２に接続されており、この
相選択器３２が入力として前段のステージからの和の値
かあるいは同じ加算器の和出力２７から送られてくる和
の値かを選択することができるようになっている。同様
にして、ビットの位置２ないし３６に対する各加算器の
桁上げ入力１９は桁上げライン３５に接続された桁上げ
選択器３４に接続されており、この桁上げ選択器３４が
桁上げ入力として同じステージの次に小さい有効ビット
のビットの位置から送られてくる値かあるいは前段のス
テージの次に小さい有効ビットのビットの位置から送ら
れてくる値かを選択することができるようになっている
。各加算器の桁上げ出力２８は桁」こげライン３５に接
続され、また和出力２７は和ライン３３に接続されてい
る。各ステージのビット１の位置の加算器はステージ係
数装置２０，２１．２２にそれぞれ接続されている桁上
げ入力１９を有し、負の係数の最後のビットを除き桁上
げ入力信号を受け取らないが、このことは以下に説明す
る。

選択器３２．３４はそれぞれ制御装置２５によって制御
され、最初の部分積の計算においては選択器３２および
３４が前段のステージからの和および桁上げ入力１８お
よび１９をそれぞれ選択するようになっている。第１番
目のステージにおいては、選択器３２および３４は接地
ライン４０に接続されており、第１の周期の演算では和
信号“０”および桁上げ信号“０“をそれぞれ選択する
。一旦最初の部分積が計算されると、選択器３２および
３４は切替えられて、部分積の累算の間どの和出力２７
も加算器１１の相入力１８に帰還されまたどの桁上げ出
力２８もそのステージの次に大きい有効ビットの加算器
の桁上げ入力１９に送られるようになっている。最初の
部分積が各加算器によって計算されそして出力される第
１の周期の後は、シフトレジスタ１６の内容が次のより
大きいを効ビットの位置に移動され、また係数制御装置
２０からの係数の第２のビットが入力ゲート３０に供給
される。次いで、入力ゲート３０は、シフトレジスタ１
６の内容が移動されても、係数の第２のビットと共に、
以前と同様にシフトレジスタ１６の同じ位置からのそれ
ぞれのビットを受け取り、加算器１１のそれぞれに新た
な部分積を送る。これが相入力１８に供給されている現
存の部分積の累算に加わり、各加算器１１が新たな和出
力２７および場合によっては桁上げ出力２８を出力する
。選択器３２．３４がこの第１の状態のままでこのこと
が繰り返され、係数の各ビットに対してより大きい実効
ビットの位置に移動するシフトレジスタ１６の入力デー
タと共に順番に係数の各ビットに段数の部分積が対応す
る。係数の最後のビットに対応する最後の部分積が加算
器１１によって累算されると、選択器３２．３４は第２
の状態に変化し、和および桁上げライン３３および３５
のそれぞれの和および桁上げ信号が第２番目のステージ
の対応する加算器１２の入力となって送られる。第１番
口のステージにおいて部分積が累算されている間、１ビ
ットの位置から次のビットの位置に送られる桁上げ信号
は第１番目のステージ内で部分的には処理されることが
できる。しかしながら、第１番目のステージにおける最
後の部分積の累算後の選択器３２．３４の切替えは、第
１番目のステージ内での桁上げ信号の完全な処理に構わ
ず行なわれるため、和信号および未処理の桁上げ信号が
一組となって次段のステージに送られることになる。こ
のことは順番に各ステージにおいて繰り返される。第１
番目以降のステージにおいては、選択Ｓ３２．３４は第
１の周期の演算中に切替えられて、和犬力１８が前段の
ステージの対応するビットの位置の加算器の相出力２７
に接続され、また同様にして桁−１〕げ入力１９が前段
のステージの次に小さい実効ビットの加算器から桁」二
げ信号を受け取る。このようにして、第１番目以降の各
ステージは第１の周期の演算において最初の部分積を計
算すると共に、これを第１の周期の演算中に前段のステ
ージから送られてきた和および桁上げ信号に加える。第
１の周期の演算後は、選択器３２．３４は切替えられて
、和および桁上げ出力が第１番目のステージについて前
述したのと同様のステージにおいて使用されるようにな
る。

３６ビノトのシフトレジスタ１６および各ステージに３
６個の加算器を有することによって、各ステージに送ら
れてくる第１および第２のデジタル信号の積を計算する
に必要なビット数の増加が可能となることがわかる。入
力データに１６ビット語を使用するために、１６ビット
もの係数を有し、３２個ものステージを有しており、３
６のビットの位置を越える必要はなく、従って各ステー
ジの最大の有効ピントの位置の加算器からの桁上げ信号
は必要ではなくなる。このために、各ステージの最大の
有効ビットの加算器には、桁上げ信号には関係のない和
信号を示す和出力２７だけがある。最終段の第Ｎ番目の
ステージは和および桁上げ出力２７および２８が３６ビ
ｙト桁上げ伝搬加算器４５の適切なビットの位置に接続
されるように配置されている。これはビット１ないしビ
ット３６の有効ビットの３６のビットの位置に和および
桁上げ入力を共に有する高速加算器である。

接地信号が接地ライン４０から最小の有効ビットの桁上
げ入力に供給され、この位置には桁上げ信号がないこと
を示している。加算器の全てのビットの位置を通して桁
上げ信号が完全に伝搬されるように加算器が配置されて
いるために、出力４６においては桁上げ信号は完全に処
理されている。

次に各加算器の動作および制御の機構を第３図おび第５
図を用いてさらに詳細に述べる。第３図には、制御装置
２５、シフトレジスタ１６、係数制御装置２１および第
２番目のステージの有効ビット１および２のビットの位
置が示されている。

この第２番目のステージは中間のステージを代表するも
のとして選ばれている。係数制御装置２１は制御装置２
５から発せられるライン５１の供給制御入力信号の制御
の下に１６ビットラツチ５０から並列に１６のビット全
てが供給される１６ビットシフトレジスタ４１を有する
。新たな係数は、例えばマイクロコンピュータインタフ
ェースからラッチ５０に制御装置２５のタイミングと独
立の非同期方式で供給される。そしてライン５１の供給
制御入力１５号は係数の各ビットをラッチ５０からシフ
トレジスタ４１に転送するために使用される。ラッチ５
０への供給は制御信号５４によって制御されることがで
きる。本実施例においては、多重ステージデジタル信号
乗算および加算装置の各ステージは共通の制御装置２５
によって制御され、それ故一様のビット長、の係数を有
しているように取り扱われる。そのピント長は４ビット
、８ビット、１２ビットあるいは１６ビットであり、ス
テージ内で部分積の計算および累算を行なう演算の数は
係数のビット数に依存する。第５図の信号２９に示され
るクロックパルス信号はタイミングクロック２６から５
本の出力ライン５６，５７゜５８．５９．６０を有する
２進カウンタ５５に送られ、クロックパルスのカウント
がそれぞれ１゜２．４．８あるいは１６に達するとこれ
らの出力ライン５６，５７．５８，５９．６０を介して
それぞれ出力信号が送られるように配置されている。

これらの出力ラインはそれぞれＮＯＲゲート６１に接続
されている。また４本の出力ライン５６゜５７．５８．
５９は全てＡＮＤゲート６２の４つの入力に接続されて
いる。３本の出力ライン５６゜５７．５９はＡＮＤゲー
ト６３の３つの入力に接続されている。３本の出力ライ
ン５６．　５７゜５８はＡＮＤゲート６４の３つの入力
に接続され、２本の出力ライン５６．５７はＡＮＤゲー
ト６５の２つの入力に接続されている。ＡＮＤゲート６
２．６３．６４．６５の出力は使用される係数のビット
長を保持しているラット６７によって制御される選択器
６６の入力３．　２．　１．　０をそれぞれ形成してい
る。係数のビット長が４ビットの場合、選択器６６は入
力０を選択する。係数のビット長が８ビットの場合、選
択器６６は入力１を選択する。係数のビット長が１２ビ
ットの場合、選択器６６は入力２を選択する。係数のビ
ット長が１６ビットの場合、選択器６６は入力３を選択
する。このようにして、２進カウンタ５５が係数の最後
のビットに達したことを示すクロックパルスのカウント
になると、選択器６６からライン６８に出力される。ま
たこの出力は係数の最後のビットの信号であり、ライン
６９を介して、多重ステージデジタル信号乗算および加
算装置の各ステージに使用される複数の制御信号を発生
するために用いられる。ライン６８の信号は第５図の信
号６８に図示される。この信号はライン７５からクロッ
クパルスを受け取る正エツジトリガ式り型フリップフロ
ップ７０の入力に送られる。クロックパルスの各正エツ
ジにおいてフリップフロップ７０はライン６８の信号レ
ベルを抽出し、クロックパルスの次の正エツジで次の抽
出がなされるまでその信号レベルを出カフ１に出力し続
ける。この出カフ１はＡＮＤゲート７２の入力を形成し
ているが、このＡＮＤゲート７２はライン７３からクロ
ックパルスも入力するようになっている。このようにし
て、ＡＮＤゲート７２は第５図に示される形状の出力信
号７６を出力するが、この出力信号７６は３つの役割を
行なう。その一つは２進カウンタ５５に帰還されて、そ
の２進カウンタを新たな一連の動作が可能な状態にリセ
ットすることである。他の一つはライン７７に送られて
、次の積のＷ１″算ができるようにシフトレジスタ１６
に新たな入力データを再供給するのに使用されることで
ある。さらにもう一つはライン５１に接続されて、係数
のシフトレジスタ４１に再供給されることである。ＮＯ
Ｒゲート６１はライン８０を介して選択器３２．３４を
制御するための選択器切替え出力を出力するようになっ
ている。第３図に示されるように、各加算器の和出力２
７はＤラット４３を介して和ライン３３に接続されてい
る。

同様に桁上げ出力２８はＤラッチ４４を介して桁−Ｌげ
ラインに接続されている。Ｄラッチ４３゜４４は、ライ
ン７５から供給されるクロックパルスによって制御され
る負エツジトリガ式り型フリップフロップである。選択
器３２および３４はそれぞれ和および桁上げ入力に供給
される和および桁上げ信号をＮＯＲゲート６１からライ
ン８０を介して供給される制御信号によって切替える。

信号８０は第５図に示されているが、これかられかるよ
うに、最初のクロックパルスは選択器が前段のステージ
からの入力を選択するようにＮＯＲゲート６１の信号を
セットしている。その後のクロックパルスは、次のビッ
ト１のクロックパルスが発生するまでＮＯＲゲート６１
の信号をリセットしている。入力ゲート３０はＡＮＤ出
力８２およびＮＡＮＤ出力８３を有し、選択器８１が加
算器１２の入力１７としてＡＮＤ出力８２とＮＡＮＤ出
力８３のいずれかを選択するように配置されており、こ
のことは以下に述べるように負の係数を取り扱うためで
ある。入力ゲート３０は２つの入力を何しており、一方
の入力はシフトレジスタ１６の対応するビットの位置に
接続され、他方の入力は係数制御装置２１からライン３
１を介して出力される係数の特定のビットに接続されて
いる。

明らかに３６個の入力ゲートのそれぞれの一方の入力は
シフトレジスタ１６の３６のビットの位置の対応する１
つに接続されているが、第３図には簡単化のために２個
の入力ゲートしか示さない。

本実施例は２つの補数形式を用いる正の数または負の数
を取り扱うようになっている。この形式においては、正
の数は最大の有効ビットの位置が“０”であり、その数
の符号を負にするにはビットパターンを反転させて最小
の有効ビットに“１”を加える。同様に、負の数は最大
の有効ビットの位置が“１″であり、各ビットを反転さ
せ最小の有効ビットに“１″を加えることによりその数
の符号を正に変えることができる。負の係数を取り扱う
ためには、各ステージの最小の有効ビットの加算器に桁
上げ信号を加え、反転を行なうことが必要となる。この
ことはＡＮＤゲート９０を用いることによって行なわれ
るが、このＡＮＤゲート９０はシフトレジスタ４１の出
力およびライン６９からの信号を入力として受け取るよ
うになっている。係数の最後のビットか取り扱われてい
るとき、もし係数のビットが“１“であるならば、ライ
ン６９の信号の値が１″となると同時に負の数が表示さ
れ、ＡＮＤゲート９０が最小の有効ビットの加算器１２
の桁上げ入力１つにライン９１を介して出力する。もし
係数が負の場合、このことは同様にして多重ステージデ
ジタル信号乗算および加算装置の各ステージの最小の有
効ビットの位置の加算器に適用される。また係数が正の
場合、ＡＮＤゲート９０は値“１“の２つの同時信号を
受け取ることはできない。ＡＮＤゲート９０の出力はま
たライン９１を介して選択器８１を制御するように送ら
れており、そのため負の係数の最後のビットによりその
ステージの各選択器８１が各ビットの位置においてＮＡ
ＮＤ出力８３を選択するようになっている。

次に本実施例によるデジタル信号乗算加算装置の動作を
詳細に述べる。まず第１番目のステージにおいて１０進
数５の入力データと１０進数５の係数との乗算を行なう
に必要な一連の演算を考える。係数の１０進数４は２進
数０１００と表わされる。この２進数０１００はシフト
レジスタ４１に送られ、ラッチ６７が係数を４ビットの
ビット長で表示するようセットされる。入力データの１
０進数５は２進数０００００１０１と表わされ、これは
乗算を行なうのに十分なビットの位置であり、シフトレ
ジスタ１６の桟りはより大きな有効ビットの位置に複数
の“０”を有している。第１のクロックパルスによって
制御される第１の周期の演算によって、シフトレジスタ
４１の係数の最小の有効ビットがライン３１を介してそ
れぞれの入力ゲート３０に供給される。シフトレジスタ
４１は最小の有効ビットを最初に出力するようになって
いるが、それはライン３１に隣接するシフトレジスタの
左手側の最小の有効ビットの位置で示されている。ライ
ン６８およびライン６９の信号が最後の係数のビットに
達していることを未だ示していないので入力ゲート３０
豆はＡＮＤゲートとして作動し、それ故係数の最小の有
効ビットとシフトレジスタ１６のデータとの第１の部分
積を計算する。このことによって、加算器１１の入力１
７のそれぞれに第１の部分積ｏｏｏｏｏｏ。

Ｏが供給される。加算器１１の出力は１つの完全なタロ
ツクパルスの間Ｄラッチ４３．４４によってラッチされ
、そして選択器３２によって選択されて、第２の部分積
と累算される。第２の部分積は次のクロックパルス２つ
により生成されるが、このクロックパルス２９によって
次の周期の演算が起こり、係数の第２のビットがシフト
レジスタ４１からライン３１に送られると共に、シフト
レジスタ１６の内容が“Ｏ”を受け取る最小の有効ビッ
トの位置からより大きな有効ビットの位置に１つだけ移
動する。入力ゲート３０はなおＡＮＤゲートとして作動
しており、第２の部分積０００ｏｏｏｏｏが生成され、
加算器１１に加えられる。

加算器の出力は再びラッチされ、そして帰還されて次の
部分積と累算される。この部分積は次のクロックパルス
により生成されるが、このクロックパルスによって係数
の第３のビットがライン３１に送られる。この第３のピ
ントは“１″であるため、入力ゲート３０によってＡＮ
Ｄ出力８２に生成される第３の部分積は２進数０００１
０１００となる。この部分積０００１０１００は加算器
１１のそれそ°れによって累算され、加算器の出力はま
たラッチされ、そして帰還されて累算される。

そして次のクロックパルスによって２進カウンタ５５お
よび選択器６６が係数の最後のビットに達したことをラ
イン６８に示す。このことによって“１”の入力がＡＮ
Ｄゲート９０に送られるが、係数の最後のビットが“０
“であるため、ライン９１には信号が生成されないで、
係数が正の数となる。桁上げ入力１９はビット２の位置
に対して生成されず、選択器８１はなお入力ゲート３ｏ
のＡＮＤ出力８２を選択している。係数の最後のビット
が０″であるので、入力ゲート３０によって計算される
第４の部分積は再び２進数００００００００となる。こ
の４ビットの係数のタイミング図は第４図に示される。

ビット４の終りにＤラッチ４３．４４が和および桁上げ
出力を保持し、次のクロックパルスの始めの時点でＮＯ
Ｒゲート６１がライン８０の信号を変え、選択器３２゜
３４によって第１番目のステージの出力が第１番目のス
テージの次の処理に再循環されるのではなく次段のステ
ージの適切なビットの位置に送られるようになる。その
時点で、第１番目のステージのラッチされた出力は累算
された総計として０００１０１００となり、これは正の
１０進数２０である。

係数が負の場合、例えば正の１０進数５の入力データと
負の１０進数４の係数との乗算を行なう場合、入力デー
タは前と同様２進数０００００１０１となるが係数はこ
の場合２進数１１００となる。各クロックパルスに対す
る周期的な演算は前述の場合と同様に繰り返され、第１
の部分積は０ｏｏｏｏｏｏｏとなる。これに第２の部分
積００ｏｏｏｏｏｏが加算される。さらにこの累算結果
に第３の部分積０００１０１００が加算される。

しかしながらシフトレジスタ４１の係数の最後のビット
の番が来ると、このビットは係数が負であることを示す
“１″となっている。このことの取扱いには、前述した
ようにビットパターンを反転させ最小の有効ビットに“
１”を加えることが必要となる。係数の最後のビットに
達するときに生成されるライン６９の信号はＡＮＤゲー
ト９０に入力されるが、このＡＮＤゲート９０にはシフ
トレジスタ４１の係数の最後のビットからの１”も入力
する。このことによってライン９１に信号が生成され、
最小の有効ビットの加算器１１の桁上げ入力１９に送ら
れる。選択器８１もまたライン９１の信号を受け取り、
それによってＮＡＮＤ出力８３を選択し、そのステージ
の加算器の入力１７のそれぞれに送られるビットを反転
させる。

その結果、加算器１１の累算結果に加算される第４の部
分積は２進数１１０１０１１１となる。これによって累
算結果にライン９１からの桁上げ入力“１“が加わって
、２進数１１１０１１００となる。これは負の１０進数
−２０である。

上記実施例において、（＋５）Ｘ　（＋４）という簡単
な乗算では桁上げ信号が発生しないことが明らかである
。しかしながら、（＋５）Ｘ　（−４）という乗算では
第４の部分積の加算において桁上げ信号が発生するし、
またライン９１からの最後の桁上げ入力信号も同様であ
る。これらの桁上げ信号は多重ステージデジタル信号乗
算および加算装置の同じステージ内の選択器３４を介し
てより大きな有効ビットの次の加算器に接続される。加
算器１１の出力がラッチされるため、ライン８０の選択
信号に先立って同じステージの全てのビットの位置を通
る桁上げ信号を処理するのにそれ程高速で演算する必要
はないが、このライン８０の選択信号によって選択器３
２．３４は相および桁上げ信号を多重ステージデジタル
信号乗算加算装置の次段のステージに新たに送るように
なっている。このことによって加算器は高速で演算する
ことができるが、それは第４図および第５図に示される
選択信号８０によって制御される。部分積の生成および
累算を行なう各周期の演算は信号２９のクロックパルス
によって制御されているが、ライン８０の選択信号の制
御によって各ステージの積の計算は最後の部分積を累算
した後に終了し、それ故−組の和および桁上げ信号が次
段のステージの入力に送られ、たとえ元のステージによ
る前の積の計算の桁上げ信号が完全に処理されていなく
とも各ステージが新たな積の計算を始めることができる
ようになっている。また明らかに、あるステージから次
段のステージに送られる和および桁上げ信号は第１番目
のステージ以降の全てのステージの最初の入力に入力さ
れ、新たな積の計算の第１のクロックパルスによって制
御される第１の周期の演算中に、次段のステージに送ら
れた和および桁上げ信号が次段のステージによって計算
される第１の部分積と加算されるようになっている。第
１の部分積がそうでなかったら一組の“Ｏ″信号加算さ
れるという不必要な時間の損失がこのことによってさけ
られる。

上記実施例において、入力データを保持しているシフト
レジスタ１６の出力はビットラインを介してそれぞれの
ステージの対応するビットの位置に同時に送られ、入力
データが並列に全てのステージに送られるようになって
いる。シフトレジスタ１６は各クロックパルスごとにそ
の内容を再配置する。すなわちその内容が順次より大き
い有効ビットの位置に移動し、その空になった位置は“
０′によってうめられる。最後のステージの後は各加算
器１３の和出力２７は桁上げ搬送加算器４５の対応する
ビット入力に接続される一方、各加算器の桁上げ出力２
８は桁上げ搬送加算器４５の次に大きい有効ビットの桁
上げ入力に接続されている。桁上げ搬送加算器４５に対
する最小の有効ビットの入力ビットの位置は常に桁上げ
入力信号が“０“となっている。桁上げ搬送加算器４５
はライン９３の入力信号によって制御されるがこのライ
ン９２の入力信号は制御装置２５からの選択信号８０を
受け取り、第４図および第５図に示される選択信号８０
が“１°になると桁上げ搬送加算器４５に入力される入
力データをラッチするようになっている。ここで選択信
号８０の“１”は新たな一連の演算が新たな積の計算を
始めようとしていることを示している。

一旦桁上げ搬送加算器４５への入力がラッチされると、
この高速の桁上げ搬送加算器は３６のビットの位置合て
を通して桁上げ信号の処理を行なって、完全に桁上げ処
理の済んだ和を出力する。

このことが行なわれている間に、第１番目ないし第Ｎ番
目のステージは次の積の計算および累算を行なうことが
できる。出力における遅延を避けるために、高速の桁上
げ搬送加算器４５が一定数のクロックパルスの内でそれ
まで未処理の桁上げ信号を処理することが必要であり、
それ以前のステージが次の累算された積の出力を行なう
ことが必要である。しかしながら、それはただ１個の高
速の桁上げ搬送加算器４５に頼ることによって可能であ
り、他方それ以前のステージの加算器は桁上げ搬送を行
なう必要がなく、それ数比較的低速でもよい。

第１図に示される実施例においてシフトレジスタ１．６
の同じ入力データが多重ステージデジタル信号乗算加算
装置の各ステージに同時に供給されている。しかしなが
ら配置を変更することによって、それぞれのステージに
個別の入力データを供給することもできる。このような
本発明の第２の実施例による多重ステージデジタル信号
乗算加算装置のブロック図を第２図に示す。第２図にお
いて、各ステージはそれぞれ各自の３６ビットシフトレ
ジスタ１６ａ、１６ｂ、１６ｃを有し、これらのシフト
レジスタ１６ａ、１６ｂ、１６ｃはそれぞれ並列なビッ
トライン１５ａ、１５ｂ、１５Ｃから個別に入力データ
を受け取るようになっている。その他の部分は、第１図
に用いられたのと同じ参照番号が付いている。この多重
ステージデジタル信号乗算加算装置の動作は概略前述し
たものと同じであるが、ただこの場合はそれぞれのステ
ージに対する入力データとなる第１のデジタルｆ＝号は
、共通のシフトレジスタからではなく、ステージ各自の
シフトレジスタから送られることになる。各シフトレジ
スタ１６ａ、１６ｂ、１６ｃはそれぞれ並列なデータバ
ス９４．９５．９６を介してそれぞれの入力ゲート３０
に接続されている。

第１図および第３図に示される第１の実施例において、
１クロツタパルスに対応する小周期に各部分積の計算が
行なわれるが、その部分積の故は係数のビットの数に依
る。係数の各ビットは１度に１つ取り扱われるため、積
の計算を行なうに必要な大周期は小周期に各係数のビッ
トの数を乗じたものに等しくなる。占積の計算に用いら
れた入力データは、各大周期の後には全てのステージに
対して更新される。演算速度の改善は第６図に示される
変形例により達成されるが、そこでは係数の３つのビッ
トが同時に考慮され、一度に２つのビットが考慮される
ビットの幅で進行することによって各部分積が計算され
る。このように、８積の計算に必要な小周期の数は各係
数のビットの数の半分に等しくなる。このことにより入
力データは第３図に示される実施例の２倍の頻度で更新
される。係数の２つのビットと同時に処理するために、
第６図に示される変形例においては第２のオーダのブー
スのエンコーディングが用いられる。

ブースのエンコーディングによれば、第１の２進化デジ
タル信号と第２の２進化デジタル信号との乗算が行なわ
れるが、この乗算は第２のデジタル信号の３つのビット
を用いる一連の部分積の計算および各部分積の計算に対
する第２のデジタル信号の２つのビットごとの進行によ
ってなされる。

第２のデジタル信号の３つのビットはデコードされて０
から７までの８進数となり、その８進数にもとずいて、
第１のデジタル信号から導出される部分積は下記の表の
ように確認される。

上記の表は、もし８進数が０または７であれば入力デー
タは０と乗算されるという結果を示している。もし８進
数が１または２であれば入力データは＋１と乗算される
。もし８進数が３であれば入力データは＋２と乗算され
る。もし８進数が４であれば入力データは−２と乗算さ
れる。もし８進数が５または６であれば入力データは−
１と乗算される。係数のビットのデコーディング後に部
分積の計算に用いられる入力データは、一連のステージ
に配置されたそれぞれのビットの位置の加算器に供給さ
れるがこれは第１図および第３図を用いて前に述べた。

第６図には変形された制御装　　・置２５、係数制御装
＋ｉ２１、シフトレジスタ１６および第２番目のステー
ジの一部が示されている。

第１図および第３図と同一の部分には、同一の参照番号
が付いている。ここでは第２番目のステージの一部が示
されているが、各ステージにおいて同一の配置がなされ
ている。ただし、第１番目のステージは前段のステージ
からの和および桁上げ信号を受け取ることがないように
なっており、また最後のステージは次段のステージでは
なく最終の桁上げ搬送加算器４５に和および桁上げ信号
を供給するようになっている。制御装置２５は前述した
配置とほぼ同一の配置であるが、この場合、積の計算を
完了するのに半数のクロックパルスが必要とされるだけ
である。それ故、１６ビットの係数に対して２進カウン
タ５′５は８つのクロックパルスをカウントする必要が
あるだけで、２進カウンタ５５は１０進数１．２．４あ
るいは８のカウントにそれぞれ対応するただ４つの出力
を有している。４つの出力は全てＮＯＲゲート６１に供
給されるが、このＮＯＲゲート６１は前述したように選
択信号８０を出力する。選択器６６は、係数のビット長
が供給されているラッチ６７によって再び制御されてい
る。２進カウンタ５５の出力番号１に対応する出力は選
択器６６の入力番号０の入力に直接に接続されている。

２進カウンタ５５の出力番号１，２の出力はＡＮＤゲー
ト９５に接続され、このＡＮＤゲート９５は選択器６６
の入力番号１の入力に接続されている。２進カウンタ５
５の出力番号１，４の出力はＡＮＤゲート９６に接続さ
れ、このＡＮＤゲート９６は選択器６６の入力番号２の
入力に接続されている。２進カウンタ５５の出力番号１
．　２．４の出力はＡＮＤゲート９７に接続され、この
ＡＮＤゲート９７は選択器６６の入力番号３の入力に接
続されている。選択器６６はラッチ７０さらにＡＮＤゲ
ート７２に接続されているが、これらは第３図を用いて
前述したのとほぼ同様の動作を行なう。

係数制御装置２１は変形され、シフトレジスタ４１およ
びラッチ５０が係数の最小の有効ビットより小さい有効
ビットの位置に追加位置を有するようになっている。す
なわち、ラッチ５０の最小の有効ビットの終端に追加位
置９８が設けられ、この追加位置は接地ライン９９に接
続されている。

このようにしてシフトレジスタ４１は３本のライン１０
０を介してデコーダ１０１に接続されている。デコーダ
１０１はシフトレジスタ４１から３つのビットを同時に
受け取るが、それらは係数の最小の２つの仔効ビットお
よび追加位置９８から送られてきた最小のａ効ビットの
位置の０である。

各クロックパルスごとに、シフトレジスタ４１の内容は
角゛効ビットの位置が２つ移動するため、デコーダ１０
１は最初に最小の有効ビットを受け取り、そして各クロ
ックパルスごとに２つの位置の移動に対応したより大き
な荷動ビットの入力を受け取る。言葉を変えていえば、
第１の部分積に対し、デコーダ１０１は最小の荷動ビッ
トの位置の０および係数の２つの最小の有効ビットであ
るとット１，２を受け取る。そして第２の部分積に対し
、デコーダ１０１は係数のビット２，３．４を受け取る
。第３の部分積に対してはデコーダ１０１は係数のビッ
ト４，５．６を受け取り、以下同様に続く。デコーダ１
０１は３つの入力信号をライン０ないし７の１本の８進
数出力に変換する。出力０．７はＮＯＲゲート１０２に
接続される。出力１および２はどこにも接続されない。

出力３はＯＲゲート１０３に接続される。出力４はＯＲ
ゲート１０３およびＯＲゲート１０４に接続される。出
力５はＯＲゲート１０４に接続される。

出力６もＯＲゲート１０４に接続され、出カフはＮＯＲ
ゲート１０２に接続される。ＯＲゲート１０４の出力は
、第３図を用いて前述したように、ライン９１に接続さ
れている。このライン９１の信号は各加算器の最初のビ
ットの位置の桁上げ入力１９に送られると共に、前述し
たように、選択器８１の制御をも行なう。ＮＯＲゲート
１０２の出力は、第３図を用いて述べたのと同様に、ラ
イン３１を介して入力ゲート３０の一方の入力に送られ
る。ＯＲゲート１０３はライン１０５を介して選択″ｒ
１１０６を制御する信号を出力するが、この選択器１０
６は入力ゲート３０の他方の入力に供給される入力信号
を制御する。ステージの各ビットの位置には第６図に示
されるのと同様な選択器１０６があり、この選択器１０
６はシフトレジスタ１６の隣合う２つのビットの位置に
接続されている。シフトレジスタ１６は、第３図を用い
て前述したのと概略同じであるが、接地ライン１０８に
接続される追加位置１０７がシフトレジスタ１６の最小
の有効ビットの位置の下端に設けられている。このよう
にして、ビット１の位置に対する選択器１０６は、追加
位置１０７および入力データのシフトレジスタ１６の（
最小の有効ビットである）ビット１に接続されている。

ビット２の位置に対する選択器１０６は簡単化のために
省略されているが、その選択器１０６はシフトレジスタ
１６のビットの位置１および２に接続されている。同様
にして、ビット３の位置に対する選択器１０６はシフト
レジスタ１６のビットの位置２および３に接続されてい
る。

次に第６図に示される変形例の演算を、異なる８進数に
対する演算を示す上記の表を用いて説明する。もしシフ
トレジスタ４１からデコーダ１０１に送られる３つのビ
ットが８進数Ｏまたは７に対応していると、ＮＯＲゲー
ト１０２の出力はライン３１を介して入力ゲート３０の
一方の入力に“０”を送る。このときＯＲゲート１０４
からは何も出力されないため選択器８１は入力ゲート３
０のＡＮＤ出力８２を選択しており、そのためにシフト
レジスタ１６の内容には関わりなくそのステージの全て
の加算器に“０”が送られる。

もしデコーダ１０１から出力される８進数が１または２
のいずれかであれば、ＮＯＲゲート１０２、ＯＲゲート
１０３あるいはＯＲゲート１０４のいずれも何も出力せ
ず、そのためにＮＯＲゲート１０２はライン３１に“１
“を出力する。それ故入力ゲート３０はＡＮＤ出力８２
を出力し、そのステージのそれぞれの加算器にシフトレ
ジスタ１６に保持される入力データの実際のビット値を
供給する。もしデコーダ１０１からの８進数の出力が３
であれば、ＯＲゲート１０３に信号が供給され、さらに
ライン１０５を介してそれぞれの選択器１０６に供給さ
れ、それによってあたかもシフトレジスタ１６の内容が
より大きな有効ビットの位置に１つ移動したかのように
、そのシフトレジスタ１６の内容が入力ゲート３０に供
給される。

デコーダ１０３からの８進数の出力が４の場合、出力が
３の場合について前述したのとほぼ同じ効果を有するが
、ただしこの場合は信号がＯＲゲート１０４にも送られ
る。このことによって入力データの２の補数が形成され
る効果を生じるが、これはライン９１の信号によって選
択器８１がそれぞれの入力ゲート３０のＮＡＮＤ出力８
３を選択して入力データを反転させるように動作するこ
とおよびそのステージの最小のを効ビットの加算器の桁
上げ入力１９に桁上げ入力信号を供給することに依る。

デコーダ１０１からの８進数の出力が５の場合、出力が
４の場合について今述べたのと同様の効果ををするが、
ただしこの場合は、ＯＲゲート１０３に信号が送られず
、そのため選択器１０６は、シフトレジスタ１６の内容
がより大きなａ効ビットの位置に移動することな（、シ
フトレジスタ１６の通常のビットの位置の内容を選択す
る。デコーダ１０１からの８進数の出力が６の場合は、
出力が５の場合について今述べたのと全く同じ効果を有
する。

従って、第６図に示されるブースのエンコーディングを
用いる変形例において、各係数のビットが１度に３つ処
理され、そのため小周期すなわちクロックパルスの数の
半数が各積計算に必要とされ、部分積の数の半数で各積
計算が行なわれる。

それ故、シフトレジスタ１６に保持される入力データは
第３図に示される実施例におけるよりも２倍の頻度で更
新される。

第１図および第２図に示される第１および第２の実施例
において、多重ステージデジタル信号乗算加算装置の各
ステージは次段のステージと連続的に接続されており、
そのために計算された全ての積は加算装置の各ステージ
を順次通過した後、最後の桁上げ搬送加算器４５に達す
る。しかしながら、あるステージの出力と後段のステー
ジの入力との相互接続は選択的にプログラムすることが
でき、あるステージの出力と１個あるいはそれ以上の選
択された後段のステージの入力とが接続されてもよい。

このようにして、あるステージで計算された積とプログ
ラムによって選択された他のステージで計算された積と
が組合わされてもよい。

また明らかに、第１図に示される第１の実施例において
、共通入力のシフトレジスタ１６に保持される入力デー
タは、それぞれのステージでの積計算に必要な時間間隔
に対応する一定の時間間隔で更新が行なわれる。このよ
うにして、後段のステージによって行なわれる累算は一
定の時間間隔での入力データの変化が考慮されている。

しかしながら、ステージ間の選択的な相互接続が可能で
あるため、あるステージの出力と標章の時間間隔によっ
て前段のステージに用いられる入力データから分離され
る必要のない他のステージの出力とが組合わせられる。

こうした時間間隔は、あるステージの積の計算に必要な
時間間隔の倍数あるいは等分割となることが望ましい。

本発明の第３の実施例によるデジタル信号乗算加算装置
のブロック図を第７図に示す。第７図においては、各ス
テージの出力は順次すぐ隣りのステージに接続されては
いない。これはデュアルチャネル装置である。第１番目
、第３番目および引き続く奇数番口のステージが第１の
チャネルを形成している。また第２番目、第４番目およ
び引き続く偶数番口のステージが第２のチャネルを形成
している。第１図に対応して同一部分には同一の参照番
号が付けられている。簡単化のために加算器および選択
器３２．３４はまとめて単一の装置１１０として示され
ている。本実施例においては和ライン３３が分割されて
おり、その分割された３番目、第５番目のステージとい
った第１のチャネルを形成する２奇数番目のステージを
相互接続している。また分割された和ライン３３ｂ、３
３ｄ。

３３ｆが第２番目、第４番目、第６番目のステージとい
った第２のチャネルを形成する偶数番目のステージを相
互接続している。同様にして、桁上げライン３５も分割
されており、分割された桁上げライン３５ａ、３５ｃが
第１番目、第３番目、第５番目のステージといった第１
のチャネルを形成する奇数番目のステージを相互接続し
ている。

また分割された桁上げライン３５ｂ、３５ｄが第２番目
、第４番目といった第２のチャネルを形成する偶数番口
のステージを相互接続している。このようにして、第１
の計算は第１のチャネルでまた第２の計算は第２のチャ
ネルでというように２つの分離された計算がこのデジタ
ル信号処理装置で行なわれる。それぞれのチャネルの最
後のステージは第１図に示される桁上げ搬送加算器４５
と同様の桁上げ搬送加算器に接続され、また選択器すな
わちマルチプレクサが各チャネルの最後のステージと桁
上げ搬送加算器との間を相互接続しているため、桁上げ
搬送加算器は２つのチャネルのそれぞれの結果を交互に
出力する。第７図に示される第３の実施例においては、
両チャネルの全てのステージが同じ入力データをシフト
レジスタ１６から供給される。しかしながら、それぞれ
のチャネルに対して異なる入力のシフトレジスタ１６が
用いられ、各チャネルがそれぞれ独自の入力データを供
給されるようにしてもよい。また各チャネルの各ステー
ジに対してシフトレジスタ１６を分割し、異なるステー
ジには異なるシフトレジスタからの入力データが供給さ
れるようにすることもできる。

上記第１ないし第３の実施例は、特に入力データの高速
サンプリングが要求されるデジタル信号処理に適用され
る。明らかに、容積が１個のステージで計算された後に
、用いられた入力データが更新される。それ故地のステ
ージによって加えられる積は、２つの積に対する更新さ
れた入力データを用いて計算・されており、更新に用い
られる時間間隔はある積の計算に必要なものである。第
６図に示される変形例のようにブースのエンコーディン
グを用いることによって、この演算速度はさらに高めら
れる。またこの演算速度は用いられる係数のビット長を
変えることによっても変化する。

上記第１ないし第３の実施例において、係数のビット長
は多重ステージデジタル信号乗算加算装置の適用に応じ
て選択することができる。ある目的のためには各係数が
全て１６ビットであることが望ましく、また他の場合に
おいては係数がより小さいビット長であり、それによっ
て演算速度を高めることが望ましい。それ故、制御装置
２５のラッチ６７に記憶される係数のビット長および値
を変えることによって、演算速度を簡単に変化させるこ
とができる。

上記第１ないし第３の実施例は多くの実際の応用を有す
る。これらの実施例は高速デジタルフィルタに用いるこ
とができる。入力信号のサンプリング周波数は例えば１
０ＭＩＩｚの水準に達することができる。フィルタの係
数をプログラミングすることによって適合処理が簡単に
実現される。係数が時間と共に変化しないフィルタの場
合、係数を記憶するのにＲＯＭを用いることができる。

例えば適合フィルタのような時間と共に変化する関数に
対しては、プロセッサが適切な係数を決定し供給するよ
うにすることができる。多重ステージデジタル信号乗算
加算装置は重畳および相関処理に用いることができる。

これらの関数は通信やレーダやソナーのシステムにおけ
るマツチフィルタリングやノイズ低減やパルス圧縮に適
用される。また多重ステージデジタル信号乗算および加
算装置はマトリックス乗算にも用いることができる。多
重ステージデジタル信号乗算および加算装置がデジタル
トランスバーラルフィルタとして使用される場合、その
プログラミングによって係数を無作為、迅速、簡単に変
えることによりフレキシブル波形生成および合成に用い
ることができる。またチップが正確な高帯域幅信号を生
成することができるため、音楽用シンセサイザーを含む
シンセサイザーに用いることができる。多重ステージデ
ジタル信号乗算加算装置は離散的フーリエ変換に用いる
ことができる。また多重ステージデジタル信号乗算およ
び加算装置はパルス生成やシェイピング、フィルタリン
グおよび拡散スペクトル通信と共に適応等化回路やエコ
ー消去回路といった通信における応用もできる。検出や
パルス圧縮を含むレコダ−、ソーナーおよび超音波イメ
ージングにおいて、さらにまたドツプラー処理や合成ア
パチャレーダーにおいても応用される。音声処理におい
ては、多重ステージデジタル乗算および加算装置は音声
合成や相関および共分散マトリックスの計算また相関法
を用いたピッチ検出に利用することができる。さらにま
た多重ステージデジタル信号乗算および加算装置は固定
小数点マトリックス乗法やパターンマツチおよびパター
ン認証などの様々な応用にも利用することができる。

なお本発明は上記の第１ないし第３の実施例の詳細に限
定されない。

〔発明の効果〕

以上の通り本発明によれば、高速演算を行なうことがで
きる。また単一チップ上に形成することができ、小さな
チップ領域しか必要としないため各ステージの加算器が
比較的低速の加算器でもよく、また小さなシリコン領域
しか必要としないが、全体の演算速度を向上させる。

【図面の簡単な説明】

第１図は本発明の第１の実施例による多重ステージデジ
タル信号乗算加算装置を示すブロック図、第２図は本発
明の第２の実施例による多重ステージデジタル信号乗算
加算装置を示すブロック図、第３図は第１図に示した多
重ステージデジタル信号乗算加算装置の制御装置の細部
およびステージの一部を示すブロック図、 第４図は第１図に示した多重ステージデジタル信号乗算
加算装置に用いられる４ビットの係数の場合のタイミン
グ制御信号を示す図表、第５図は第１図に示した多重ス
テージデジタル信号乗算加算装置に用いられる１６ビッ
トの係数の場合のタイミング制御信号を示す図表、第６
図は第３図に示した制御装置の細部およびステージの一
部を各係数の２つのビットが同時に処理されるように変
形した制御装置の細部およびステージの一部を示すブロ
ック図、 第７図は本発明の第３の実施例による多重ステージデジ
タル信号乗算加算装置を示すブロック図である。 １１．１２．１３・・・加算器、１５・・・データバス
、１６．１６ａ、１６ｂ、１６ｃ、４１・・−シフトレ
ジスタ、１７・・・入力、１８・・・相入力、１９・・
桁上げ入力、２０．　２１．２２・・・係数制御装置、
２５・・・制御装置、２６・・・タイミングクロック、
２７・・・和出力、２８・・・桁上げ出力、３０・・・
入力ゲート、３２，３４，６６．８１・・・選択器、４
５・・・桁」二げ搬送加算器、４３．４４，５０゜６７
・・・ラッチ、５５・・・２進カウンタ、６２，６３゜
６４．６５，７２，９０．９’５，９６．９７・・・Ａ
ＮＤゲート、６１．　１０２・・・ＮＯＲゲート、１０
３．１０４・・・ＯＲゲート、７０・・・フリップフロ
ップ、１１０・・・加算器および選択器。 〜、３゜ りγｔＳ六る 〃Ｏ葺器社ｖ　　　＋＋！＋１ うγす７ｈう

Claims (1)

1. 【特許請求の範囲】 １、加算を繰り返して乗算を行なうと共に前記乗算の複
   数の結果の加算を行なう多重ステージデジタル信号乗算
   加算装置において、複数の加算ステージを備え、各ステ
   ージが該ステージの第１のデジタル信号と該ステージの
   第２のデジタル信号との乗算によって計算される積にお
   ける異なる有効ビットにそれぞれ対応する一連のビット
   の位置に複数の加算装置を有し、各ステージの加算装置
   が前記第１のデジタル信号および前記第２のデジタル信
   号の選択された単ビットあるいは複数ビットを用いる一
   連の演算によって部分積を計算する手段と、前記第２の
   デジタル信号のビットの使用から導出される一連の部分
   積を加算し従って最後の部分積の累算の後に前記積を計
   算する手段とを有し、各加算装置が各部分積の累算の後
   に該ビットの位置における和を示す第１の出力および該
   ビットの位置からより大きい有効ビットの位置に桁上げ
   される桁上げ信号を示す第２の出力を供給する出力手段
   と、後段の部分積の累算に使用されるためにあるステー
   ジ内の加算装置の前記第１および第２の出力から前記あ
   るステージ内のそれぞれの加算装置へ信号を供給する第
   １の状態と１個以上のステージの積の加算を行なうため
   に前記最後の部分積の累算の後にあるステージ内の加算
   装置の前記第１および第２の出力から後段の加算手段へ
   信号を供給する第２の状態との間で選択動作をする選択
   手段とを有し、前記選択手段がある加算ステージに対し
   て前記あるステージの桁上げ信号を処理することなく前
   記ある加算ステージ内の全てのビットの位置を通して前
   記第２の状態に変わるように動作することを特徴とする
   多重ステージデジタル信号乗算加算装置。 ２、加算を繰り返して乗算を行なうと共に前記乗算の複
   数の結果の加算を行なう多重ステージデジタル信号乗算
   および加算装置において、複数の加算ステージを備え、
   各ステージが該ステージの第１のデジタル信号と該ステ
   ージの第２のデジタル信号との乗算によって計算される
   積における異なる有効ビットにそれぞれ対応する一連の
   ビットの位置に複数の加算装置を有し、各ステージの加
   算装置が前記第１のデジタル信号および第２のデジタル
   信号の選択された単ビットあるいは複数ビットを用いる
   一連の演算によって部分積を計算する手段と、前記第２
   のデジタル信号のビットの使用から導出される一連の部
   分積を前段の部分積の累算に加算し、従って最後の部分
   積の累算の後に前記積を計算する手段と、周期ごとに部
   分積の累算を行ない一続きの周期で各積を計算するよう
   に各加算装置の演算を制御する制御手段と、あるステー
   ジによる積の計算の後に前記あるステージの加算装置の
   出力を他のステージの加算装置の入力に接続し従って１
   個以上のステージの積を累算するように動作する選択手
   段とを有し、前記制御手段が前記選択手段を制御し前記
   他のステージによる積の計算の第１の周期中に前記ある
   ステージの出力が前記他のステージに接続され従って前
   記あるステージの前記出力が前記他のステージにおいて
   前記他のステージの第１の部分積に累算されるようにな
   っていることを特徴とする多重ステージデジタル信号乗
   算加算装置。 ３、デジタル信号の複数の積を計算すると共に複数の前
   記積を加算する多重ステージデジタル信号乗算加算方法
   において、マルチビットの入力デジタル信号を多重ステ
   ージ加算器の複数のマルチビットの加算ステージに供給
   し、該ステージに対する前記入力デジタル信号との積の
   計算に使用されるために第２のマルチビットのデジタル
   信号を各ステージに供給し、それぞれマルチビットの部
   分積を計算すると共に前記部分積と該ステージに対する
   前段の部分積の和とを累算する一連の演算によって各ス
   テージに積を計算し、ステージ内での部分積の累算が有
   効ビットを加算すると共に必要な場合にはより大きな有
   効ビットの位置に桁上げするための桁上げ信号を生成し
   、あるステージでの部分積の累算の後に他のステージの
   積への加算に使用されるために前記あるステージの出力
   を供給し、あるステージの前記出力が前記あるステージ
   内で桁上げ信号を完全に処理する前に前記あるステージ
   の全てのビットの位置に供給されることを特徴とする多
   重ステージデジタル信号乗算加算方法。 ４、デジタル信号の複数の積を計算すると共に複数の前
   記積を加算することによる多重ステージデジタル信号乗
   算加算方法において、マルチビットの入力デジタル信号
   を多重ステージ加算器の複数のマルチビットの加算ステ
   ージに供給し、該ステージに対する前記入力デジタル信
   号との積の計算に使用されるために第２のマルチビット
   のデジタル信号を各ステージに供給し、一連の演算周期
   によって各ステージに積を計算し、各周期がマルチビッ
   トの部分積を計算すると共に前記部分積と該ステージに
   対する前段の部分積の和とを累算し、あるステージでの
   部分積の累算の後に他のステージの積への加算に使用さ
   れるために前記あるステージの出力を供給し、あるステ
   ージの前記出力が前記他のステージの第１の演算周期中
   に前記他のステージの入力に供給され従って前記出力が
   前記他のステージにおいて前記他のステージの第１の部
   分積に累算されることを特徴とする多重ステージデジタ
   ル信号乗算加算方法。 ５、特許請求の範囲第１項記載の装置において、前記後
   段の加算手段が後段のステージの加算装置を有し、各ス
   テージにおける同じ加算装置が該ステージによる積の計
   算および異なるステージの積の累算のために用いられる
   ようになっていることを特徴とする多重ステージデジタ
   ル信号乗算加算装置。 ６、特許請求の範囲第１項、第２項または第５項のいず
   れかに記載の装置において、共通な第１のデジタル信号
   を各ステージに並列に供給する手段を有することを特徴
   とする多重ステージデジタル信号乗算加算装置。 ７、特許請求の範囲第１項または第２項に記載の装置に
   おいて、あるステージの出力と複数の後段のステージの
   中の１個のステージとを選択的に接続する選択手段を有
   することを特徴とする多重ステージデジタル信号乗算加
   算装置。 ８、特許請求の範囲第１項、第２項、第５項、第６項、
   第７項または第８項のいずれかに記載の装置において、
   選択された第１の加算ステージを相互接続して第１のチ
   ャネルを形成する第１の接続手段と、選択された第２の
   加算ステージを相互接続して第２のチャネルを形成する
   第２の接続手段とを有し、前記第１のチャネルにおいて
   複数の第１の積が計算され互いに累算されて第１のチャ
   ネルの出力となり、前記第２のチャネルにおいて複数の
   第２の積が計算され互いに累算されて第２のチャネルの
   出力となることを特徴とする多重ステージデジタル信号
   乗算加算装置。 ９、特許請求の範囲第１項、第２項、第５項、第６項、
   第７項または第８項のいずれかに記載の装置において、
   各部分積の計算を制御するための第１の時間制御信号お
   よびあるステージの出力と他のステージの入力とを接続
   する時間間隔を制御するための第２の時間制御信号を生
   成するタイミング手段と、各ステージに対して前記時間
   間隔ごとに前記第１のデジタル信号を更新する手段とを
   有することを特徴とする多重ステージデジタル信号乗算
   加算装置。 １０、特許請求の範囲第１項、第２項、第５項、第６項
   、第７項、第８項または第９項のいずれかに記載の装置
   において、１ビットより大きい前記第２のデジタル信号
   を用いて各部分積を計算する手段を有し、各ステージ積
   を計算する部分積の数が前記第２のデジタル信号のビッ
   トの数より少なくなるようにすることを特徴とする多重
   ステージデジタル信号乗算加算装置。 １１、特許請求の範囲第１項または第２項記載の装置に
   おいて、前記ステージが最初のステージと最後のステー
   ジとの間を相互接続しており、前記最後のステージの出
   力を受け取ると共にそれまで処理されていない桁上げ信
   号を処理する手段を有することを特徴とする多重ステー
   ジデジタル信号乗算加算装置。 １２、特許請求の範囲第３項記載の方法において、和お
   よび桁上げ信号を有する各ステージの出力が鎖状に相互
   接続されている次段のステージへの供給に先立って該ス
   テージ内で桁上げ信号の完全な処理を行なうことなく後
   段のステージの入力に供給され、未処理の桁上げ信号の
   処理が鎖状に相互接続されている全てのステージによる
   累算の後に行なわれることを特徴とする多重ステージデ
   ジタル信号乗算加算方法。 １３、特許請求の範囲第３項、第４項または第１２項の
   いずれかに記載の方法において、入力データが時間と共
   に変化し、各ステージの積が各ステージによる積の計算
   に割り当てられた時間間隔の始めの時点での入力データ
   の値を用いて計算され、前記時間間隔の終りの時点で各
   ステージの出力が次段のステージでの累算のために該次
   段のステージに送られ、入力データが各ステージによる
   次の積の計算に使用されるために更新されることを特徴
   とする多重ステージデジタル信号乗算加算方法。 １４、特許請求の範囲第１３項に記載の方法において、
   複数の積が加算されるのに使用される入力データの更新
   の間の前記時間間隔が全ての積に対して一定ではないこ
   とを特徴とする多重ステージデジタル信号乗算加算方法
   。 １５、特許請求の範囲第３項または第４項に記載の方法
   において、各ステージによる積の計算に割り当てられる
   前記時間間隔が使用される前記第２のデジタル信号のビ
   ット長を変えることによって変化することを特徴とする
   多重ステージデジタル信号乗算加算方法。 １６、特許請求の範囲第３項、第４項、第 １３項、第１４項または第１５項のいずれかに記載の方
   法において、前記第２のデジタル信号の更新値がインタ
   フェースから供給されあるステージの出力から他のステ
   ージへの転送と非同期的に記憶されており、前記更新値
   の記憶装置から各ステージへの供給があるステージの出
   力から他のステージへの転送と同期的に行なわれること
   を特徴とする多重ステージデジタル信号乗算加算方法。