JP2605039B2 - 多重ステージデジタル信号乗算加算装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は多重ステージデジタル信号乗算加算装置およ
び方法に関する。

本発明は特に、加算の繰返しにより乗算を行ない、そ
の乗算の複数の積の加算を行なうデジタル信号処理に適
用される。このような信号処理は特に、デジタル信号処
理において使用される例えばトランスバーサルフィルタ
のような多重ステージフィルタに適用される。

〔従来の技術〕

従来のトランスバーサルフィルタは多重ステージ装置
を構成しその各ステージは他のステージによって計算さ
れた積を加算することにより２つのデジタル信号の積を
計算するように配置されている。このような従来の多重
ステージ装置は、部分積の加算の繰返しにより乗算を行
なう。しかしながら、特に乗算すべき信号が多数のビッ
トを有する場合、満足できる演算速度を得ることが困難
になる。複数の部分積の加算により乗算を行なうこと
は、あるビットの位置において発生し、より大きい有効
ビットのビットの位置に桁上げされる桁上げ信号の処理
を含んでいる。もし積の計算が行なわれる全てのビット
の位置における桁上げ信号の処理の望ましくない遅延を
避けなければならないとすると、マルチビット数にとっ
て非常に高速の加算器を使用することが必要となる。さ
らに複数の乗算の各個別の積が計算されてしまうまでそ
れらの複数の乗算の積の加算が遅延する場合、この加算
によっても遅延が生じる。

〔発明が解決しようとする問題点〕

本発明は、加算の繰返しにより乗算を行ない、その乗
算の複数の積の加算を行なうデジタル信号処理の速度を
向上させた多重ステージデジタル信号乗算加算装置およ
び方法を提供することを目的とする。

〔問題点を解決するための手段および作用〕

本発明による多重ステージデジタル信号乗算および加
算装置は、加算を繰り返して乗算を行なうと共に前記乗
算の複数の結果の加算を行なう多重ステージデジタル信
号乗算加算装置において、複数の加算ステージを有し、
各ステージが該ステージの第１のデジタル信号と該ステ
ージの第２のデジタル信号との乗算によって計算される
積における異なる有効ビットにそれぞれ対応する一連の
ビットの位置に複数の加算装置を有し、各ステージの加
算装置が前記第１のデジタル信号および前記第２のデジ
タル信号の選択された単ビットあるいは複数ビットを用
いる一連の演算によって部分積を計算する手段と、前記
第２のデジタル信号のビットの使用から導出される一連
の部分積を加算し従って最後の部分積の累算の後に前記
積を計算する手段とを有し、各加算装置が各部分積の累
算の後に該ビットの位置における和を示す第１の出力お
よび該ビットの位置からより大きい有効ビットの位置に
桁上げされる桁上げ信号を示す第２の出力を供給する出
力手段と、後段の部分積の累算に使用されるためにある
ステージ内の加算装置の前記第１および第２の出力から
前記あるステージ内のそれぞれの加算装置へ信号を供給
する第１の状態と１個以上のステージの積の加算を行な
うために前記最後の部分積の累算の後にあるステージ内
の加算装置の前記第１および第２の出力から後段の加算
手段へ信号を供給する第２の状態との間で選択動作をす
る選択手段とを有し、前記選択手段がある加算ステージ
に対して前記ある加算ステージの桁上げ信号を処理する
ことなく前記ある加算ステージ内の全てのビットの位置
を通して前記第２の状態に変わるように動作することを
特徴とする。

また本発明による多重ステージデジタル信号乗算加算
装置は、加算を繰り返して乗算を行なうと共に前記乗算
の複数の結果の加算を行なう多重ステージデジタル信号
乗算加算装置において、複数の加算ステージを有し、各
ステージが該ステージの第１のデジタル信号と該ステー
ジの第２のデジタル信号との乗算によって計算される積
における異なる有効ビットにそれぞれ対応する一連のビ
ットの位置に複数の加算装置を有し、各ステージの加算
装置が前記第１のデジタル信号および前記第２のデジタ
ル信号の選択された単ビットあるいは複数ビットを用い
る一連の演算によって部分積を計算する手段と、前記第
２のデジタル信号のビットの使用から導出される一連の
部分積を前段の部分積の累算に加算し、従って最後の部
分積の累算の後に前記積を計算する手段と、周期ごとに
部分積の累算を行ない一続き周期で各積を計算するよう
に各加算装置の演算を制御する制御手段と、あるステー
ジによる積の計算の後に前記あるステージの加算装置の
出力を他のステージの加算装置の入力に接続し従って１
個以上のステージの積と累算するように動作する選択手
段とを有し、前記制御手段が前記選択手段を制御し前記
他のステージによる積の計算の第１の周期中に前記ある
ステージの出力が前記他のステージに接続され従って前
記あるステージの前記出力が前記他のステージにおいて
前記他のステージの第１の部分積に累算されるようにな
っていることを特徴とする。

〔実施例〕

本発明の第１の実施例による多重ステージデジタル信
号乗算加算装置のブロック図を第１図に示す。この多重
ステージデジタル信号乗算加算装置は単一のIC（Integr
al Circuit）チップ上に形成されている。本実施例はＮ
個のステージを有するトランスバーサルフィルタが形成
されているCMOSチップである。フィルタの各ステージは
２つのデジタル信号の部分積の加算の繰返しによってそ
の２つのデジタル信号を乗算するように配置されてお
り、あるステージの積を示す出力が次段のステージの出
力に加算されるようになっている。本実施例において
は、同じ入力データが第１のデジタル信号として各々の
ステージに同時に送られる。この入力データは、各ステ
ージごとに選択される重み係数を示す第２のデジタル信
号と乗算されるものである。ステージの出力が次段のス
テージの入力となるように各ステージが接続されてお
り、そのためステージが鎖状に相互接続されている。入
力データが各ステージに供給されると、ステージは時間
間隔Ｔをかけてそのステージの積を計算し、その時間Ｔ
の経過後そのステージの出力が次段のステージに送ら
れ、新たな積の計算が更新された新たな入力データを用
いて開始される。このようにして、時間間隔Ｔごとに新
たな積が計算され、時間Ｔの経過ごとに各ステージの積
が鎖状の接続にそって次段のステージに送られる。鎖状
に接続されたフィルタの時刻ｔ＝kTにおける出力ｙ〔k
T〕は、 ｙ〔kT〕＝ｗ（１）^＊ｘ〔kT〕＋ｗ（２）^＊ ｘ〔（ｋ−１）Ｔ〕＋… ＋ｗ（Ｎ）^＊ｘ〔（ｋ−Ｎ＋１）Ｔ〕 となる。ここでｘ〔kT〕は第１番目の入力データサンプ
ルであり、ｗ（１）ないしｗ（Ｎ）はＮ個のステージに
対する重み係数である。

第１図には多重ステージデジタル信号乗算加算装置の
最初の２個のステージと最後の第Ｎ番目のステージが示
されている。本実施例においては32個のステージがあ
る。各ステージは連続するビットの位置に複数の単ビッ
ト加算器を有し、各単ビット加算器はそのステージによ
って計算される積の異なる有効ビットに対応している。
本実施例においては、第１番目のステージ加算器11を、
第２番目のステージが加算器12を、そして第Ｎ番目のス
テージが加算器13をそれぞれ有している。本実施例にお
いては、各ステージに対する第１のデジタル信号となる
入力データは２進信号であり、16ビットの語長を有して
いる。また各ステージによる乗算に用いられる第２のデ
ジタル信号となる重み係数は２進信号であり、４ビッ
ト、８ビット、12ビット、あるいは16ビットにプログラ
ムされる語長を有している。入力データが16ビットでデ
ータパス15からシフトレジスタ16に並列に供給される。
このシフトレジスタ16は36ビットシフトレジスタで、シ
フトレジスタ内の異なる有効ビットの位置に入力データ
をシフトするようになっており、一連の部分積はそのス
テージで用いられる係数のビットパターンに依って計算
される。これらの係数は第１番目、第２番目および第Ｎ
番目のステージに対する係数制御装置20,21および22の
それぞれのシフトレジスタに記憶される。第１図におい
て、第２番目のステージと第Ｎ番目のステージとの間の
破線は、第２番目のステージと同様の鎖状に相互接続さ
れた一連のステージを簡単化するために省略しているこ
とを示す。同様にして、簡単化するために各ステージの
加算器はビット１、ビット２およびビット36に対するも
のだけが図示されており、ビット３ないしビット35に対
する一連の加算器は各ステージ内の破線によって示され
ている。これら一連の加算器は、図示されているビット
２に対する加算器と同様に接続されている。

本実施例において、シフトレジスタ16に保持された入
力データが36個の個別の単ビット入力に接続する36ビッ
ト並列接続ライン23を通って多重ステージデジタル信号
乗算加算装置の各ステージに送られるため、各ステージ
は同一の入力データを同時に受け取ることになる。各ス
テージはその入力データと制御装置25およびタイミング
クロック26により制御されるそのステージに対する係数
との積を計算する。タイミングクロックは第４図の信号
29に示される形状のクロック信号を発するが、この動作
については以下に詳述する。

各ステージの加算器の演算は概略同じであるため、第
１番目のステージについて述べることにする。並列のデ
ータバス15からの入力データはシフトレジスタ16の有効
ビットの小さい方から16のビットの位置に最初に送ら
れ、そしてシフトレジスタの残りの位置は入力データの
最大の有効ビットと同じデジタル信号になるように16ビ
ットの位置に全て最初に接続され、それによってシフト
レジスタ16に保持される値の符号の拡張を行なう。多重
ステージデジタル信号乗算および加算装置は２つの補数
形式を用いる正の数または負の数を取扱うことができ
る。各ステージの加算器はそのステージに対する係数の
順番になっている各ビットと乗算される入力データに対
応する一連の部分積を計算する。各加算器は、その加算
器の入力17に供給される新たな部分積の単ビットを計算
するために入力ゲート30に接続されている。加算器には
和および桁上げ出力27および28があり、さらにこの加算
器の部分積と累算するために前段の部分積から値が送ら
れてくる和および桁上げ入力18および19がある。制御装
置25およびタイミングクロック26の制御の下で、各入力
ゲート30は係数の最初のビットに対応する信号をライン
31から受け取り、また同時に特定の入力ゲート30のビッ
トの位置に対応するシフトレジスタ16からのビットを受
け取る。そして入力ゲート30は加算器11の入力17に接続
しており、36個全ての入力ゲート30に接続する一連の入
力17が係数の最初のビットの位置に対応する部分積を示
すようになっている。第１の周期の演算において、加算
器11には前段からの累計はなく、加算器は和出力27に出
力するが、最初の部分積の場合桁上げ出力28には信号が
勿論出力されない。各加算器の和入力18は和ライン33に
接続された和選択器32に接続されており、この和選択器
32が入力として前段のステージからの和の値かあるいは
同じ加算器の和出力27から送られてくる和の値かを選択
することができるようになっている。同様にして、ビッ
トの位置２ないし36に対する各加算器の桁上げ入力19は
桁上げライン35に接続された桁上げ選択器34に接続され
ており、この桁上げ選択器34が桁上げ入力として同じス
テージの次に小さい有効ビットのビットの位置から送ら
れてくる値かあるいは前段のステージの次に小さい有効
ビットのビットの位置から送られてくる値かを選択する
ことができるようになっている。各加算器の桁上げ出力
28は桁上げライン35に接続され、また和出力27は和ライ
ン33に接続されている。各ステージのビット１の位置の
加算器はステージ係数装置20,21,22にそれぞれ接続され
ている桁上げ入力19を有し、負の係数の最後のビットを
除き桁上げ入力信号を受け取らないが、このことは以下
に説明する。

選択器32,34はそれぞれ制御装置25によって制御さ
れ、最初の部分積の計算においては選択器32および34が
前段のステージからの和および桁上げ入力18および９を
それぞれ選択するようになっている。第１番目のステー
ジにおいては、選択器32および34は接地ライン40に接続
されており、第１の周期の演算では和信号“0"および桁
上げ信号“0"をそれぞれ選択する。一旦最初の部分積が
計算されると、選択器32および34は切替えられて、部分
積の累算の間どの和出力27も加算器11の和入力18に帰還
されまたどの桁上げ出力28もそのステージの次に大きい
有効ビットの加算器の桁上げ入力19に送られるようにな
っている。最初の部分積が各加算器によって計算されそ
して出力される第１の周期の後は、シフトレジスタ16の
内容が次のより大きい有効ビットの位置に移動され、ま
た係数制御装置20からの係数の第２のビットが入力ゲー
ト30に供給される。次いで、入力ゲート30は、シフトレ
ジスタ16の内容が移動されても、係数の第２のビットと
共に、以前と同様にシフトレジスタ16の同じ位置からの
それぞれのビットを受け取り、加算器11のそれぞれに新
たな部分積を送る。これが和入力18に供給されている現
存の部分積の累算に加わり、各加算器11が新たな和出力
27および場合によっては桁上げ出力28を出力する。選択
器32,34がこの第１の状態のままでこのことが繰り返さ
れ、係数の各ビットに対してより大きい実効ビットの位
置に移動するシフトレジスタ16の入力データと共に順番
に係数の各ビットに複数の部分積が対応する。係数の最
後のビトに対応する最後の部分積が加算器11によって累
算されると、選択器32,34は第２の状態に変化し、和お
よび桁上げライン33および35のそれぞれの和および桁上
げ信号が第２番目のステージの対応する加算器12の入力
となって送られる。第１番目のステージにおいて部分積
が累算されている間、１ビットの位置から次のビットの
位置に送られる桁上げ信号は第１番目のステージ内で部
分的には処理されることができる。しかしながら、第１
番目のステージにおける最後の部分積の累算後の選択器
32,34の切替えは、第１番目のステージ内での桁上げ信
号の完全な処理に構わず行なわれるため、和信号および
未処理の桁上げ信号が一組となって次段のステージに送
られることになる。このことは順番に各ステージにおい
て繰り返される。第１番目以降のステージにおいては、
選択器32,34は第１の周期の演算中に切替えられて、和
入力18が前段のステージの対応するビットの位置の加算
器の和出力27に接続され、また同様にして桁上げ入力19
が前段のステージの次に小さい実効ビットの加算器から
桁上げ信号を受け取る。このようにして、第１番目以降
の各ステージは第１の周期の演算において最初の部分積
を計算すると共に、これを第１の周期の演算中に前段の
ステージから送られてきた和および桁上げ信号に加え
る。第１の周期の演算後は、選択器32,34は切替えられ
て、和および桁上げ出力が第１番目のステージについて
前述したのと同様のステージにおいて使用されるように
なる。

36ビットのシフトレジスタ16および各ステージに36個
の加算器を有することによって、各ステージに送られて
くる第１および第２のデジタル信号の積を計算するに必
要なビット数の増加が可能となることがわかる。入力デ
ータに16ビット語を使用するために、16ビットもの係数
を有し、32個ものステージを有しており、36のビットの
位置を越える必要はなく、従って各ステージの最大の有
効ビットの位置の加算器からの桁上げ信号は必要ではな
くなる。このために、各ステージの最大の有効ビットの
加算器には、桁上げ信号には関係のない和信号を示す和
出力27だけがある。最終段の第Ｎ番目のステージは和お
よび桁上げ出力27および28が36ビット桁上げ伝搬加算器
45の適切なビットの位置に接続されるように配置されて
いる。これはビット１ないしビット36の有効ビットの36
のビットの位置に和および桁上げ入力を共に有する高速
加算器である。接地信号が接地ライン40から最小の有効
ビットの桁上げ入力に供給され、この位置には桁上げ信
号がないことを示している。加算器の全てのビットの位
置を通して桁上げ信号が完全に伝搬されるように加算器
が配置されているために、出力46においては桁上げ信号
は完全に処理されている。

次に各加算器の動作および制御の機構を第３図おび第
５図を用いてさらに詳細に述べる。第３図には、制御装
置25、シフトレジスタ16、係数制御装置21および第２番
目のステージの有効ビット１および２のビットの位置が
示されている。この第２番目のステージは中間のステー
ジを代表するものとして選ばれている。係数制御装置21
は制御装置25から発せられるライン51の供給制御入力信
号の制御の下に16ビットラッチ50から並列に16のビット
全てが供給される16ビットシフトレジスタ41を有する。
新たな係数は、例えばマイクロコンピュータインタフェ
ースからラッチ50に制御装置25のタイミングと独立の非
同期方式で供給される。そしてライン51の供給制御入力
信号は係数の各ビットをラッチ50からシフトレジスタ41
に転送するために使用される。ラッチ50への供給は制御
信号54によって制御されることができる。本実施例にお
いては、多重ステージデジタル信号乗算および加算装置
の各ステージは共通の制御装置25によって制御され、そ
れ故一様のビット長の係数を有しているように取り扱わ
れる。そのビット長は４ビット、８ビット、12ビットあ
るいは16ビットであり、ステージ内で部分積の計算およ
び累算を行なう演算の数は係数のビット数に依存する。
第５図の信号29に示されるクロックパルス信号はタイミ
ングクロック26から５本の出力ライン56,57,58,59,60を
有する２進カウンタ55に送られ、クロックパルスのカウ
ントがそれぞれ1,2,4,8あるいは16に達するとこれらの
出力ライン56,57,58,59,60を介してそれぞれ出力信号が
送られるように配置されている。これらの出力ラインは
それぞれNORゲート61に接続されている。また４本の出
力ライン56,57,58,59は全てANDゲート62の４つの入力に
接続されている。３本の出力ライン56,57,59はANDゲー
ト63の３つの入力に接続されている。３本の出力ライン
56,57,58はANDゲート64の３つの入力に接続され、２本
の出力ライン56,57はANDゲート65の２つの入力に接続さ
れている。ANDゲート62,63,64,65の出力は使用される係
数のビット長を保持しているラット67によって制御され
る選択器66の入力3,2,1,0をそれぞれ形成している。係
数のビット長が４ビットの場合、選択器66は入力０を選
択する。係数のビット長が８ビットの場合、選択器66は
入力１を選択する。係数のビット長が12ビットの場合、
選択器66は入力２を選択する。係数のビット長が16ビッ
トの場合、選択器66は入力３を選択する。このようにし
て、２進カウンタ55が係数の最後のビットに達したこと
を示すクロックパルスのカウントになると、選択器66か
らライン68に出力される。またこの出力は係数の最後の
ビットの信号であり、ライン69を介して、多重ステージ
デジタル信号乗算および加算装置の各ステージに使用さ
れる複数の制御信号を発生するために用いられる。ライ
ン68の信号は第５図の信号68に図示される。この信号は
ライン75からクロックパルスを受け取る正エッジトリガ
式Ｄ型フリップフロップ70の入力に送られる。クロック
パルスの各正エッジにおいてフリップフロップ70はライ
ン68の信号レベルを抽出し、クロックパルスの次の正エ
ッジで次の抽出がなされるまでその信号レベルを出力71
に出力し続ける。この出力71はANDゲート72の入力を形
成しているが、このANDゲート72はライン73からクロッ
クパルスも入力するようになっている。このようにし
て、ANDゲート72は第５図に示される形状の出力信号76
を出力するが、この出力信号76は３つの役割を行なう。
その一つは２進カウンタ55に帰還されて、その２進カウ
ンタを新たな一連の動作が可能な状態にリセットするこ
とである。他の一つはライン77に送られて、次の積の計
算ができるようにシフトレジスタ16に新たな入力データ
を再供給するのに使用されることである。さらにもう一
つはライン51に接続されて、係数のシフトレジスタ41に
再供給されることである。NORゲート61はライン80を介
して選択器32,34を制御するための選択器切替え出力を
出力するようになっている。第３図に示されるように、
各加算器の和出力27はＤラット43を介して和ライン33に
接続されている。同様に桁上げ出力28はＤラッチ44を介
して桁上げラインに接続されている。Ｄラッチ43,44
は、ライン75から供給されるクロックパルスによって制
御される負エッジトリガ式Ｄ型フリップフロップであ
る。選択器32および34はそれぞれ和および桁上げ入力に
供給される和および桁上げ信号をNORゲート61からライ
ン80を介して供給される制御信号によって切替える。信
号80は第５図に示されているが、これからわかるよう
に、最初のクロックパルスは選択器が前段のステージか
らの入力を選択するようにNORゲート61の信号をセット
している。その後のクロックパルスは、次のビット１の
クロックパルスが発生するまでNORゲート61の信号をリ
セットしている。入力ゲート30はAND出力82およびNAND
出力83を有し、選択器81が加算器12の入力17としてAND
出力82とNAND出力83のいずれかを選択するように配置さ
れており、このことは以下に述べるように負の係数を取
り扱うためである。入力ゲート30は２つの入力を有して
おり、一方の入力はシフトレジスタ16の対応するビット
の位置に接続され、他方の入力は係数制御装置21からラ
イン31を介して出力される係数の特定のビットに接続さ
れている。明らかに36個の入力ゲートのそれぞれの一方
の入力はシフトレジスタ16の36のビットの位置の対応す
る１つに接続されているが、第３図には簡単化のために
２個の入力ゲートしか示さない。

本実施例は２つの補数形式を用いる正の数または負の
数を取り扱うようになっている。この形式においては、
正の数は最大の有効ビットの位置が“0"であり、その数
の符号を負にするにはビットパターンを反転させて最小
の有効ビットに“1"を加える。同様に、負の数は最大の
有効ビットの位置が“1"であり、各ビットを反転させ最
小の有効ビットに“1"を加えることによりその数の符号
を正に変えることができる。負の係数を取り扱うために
は、各ステージの最小の有効ビットの加算器に桁上げ信
号を加え、反転を行なうことが必要となる。このことは
ANDゲート90を用いることによって行なわれるが、このA
NDゲート90はシフトレジスタ41の出力およびライン69か
らの信号を入力として受け取るようになっている。係数
の最後のビットが取り扱われているとき、もし係数のビ
ットが“1"であるならば、ライン69の信号の値が“1"と
なると同時に負の数が表示され、ANDゲート90が最小の
有効ビットの加算器12の桁上げ入力19にライン91が介し
て出力する。もし係数が負の場合、このことは同様にし
て多重ステージデジタル信号乗算および加算装置の各ス
テージの最小の有効ビットの位置の加算器に適用され
る。また係数が正の場合、ANDゲート90は値“1"の２つ
の同時信号を受け取ることはできない。ANDゲート90の
出力はまたライン91を介して選択器81を制御するように
送られており、そのため負の係数の最後のビットにより
そのステージの各選択器81が各ビットの位置においてNA
ND出力83を選択するようになっている。

次に本実施例によるデジタル信号乗算加算装置の動作
を詳細に述べる。まず第１番目のステージにおいて10進
数５の入力データと10進数５の係数との乗算を行なうに
必要な一連の演算を考える。係数の10進数４は２進数01
00と表わされる。この２進数0100はシフトレジスタ41に
送られ、ラッチ67が係数を４ビットのビット長で表示す
るようセットされる。入力データの10進数５は２進数00
000101と表わされ、これは乗算を行なうのに十分なビッ
トの位置であり、シフトレジスタ16の残りはより大きな
有効ビットの位置に複数の“0"を有している。第１のク
ロックパルスによって制御される第１の周期の演算によ
って、シフトレジスタ41の係数の最小の有効ビットがラ
イン31を介してそれぞれの入力ゲート30に供給される。
シフトレジスタ41は最小の有効ビットを最初に出力する
ようになっているが、それはライン31に隣接するシフト
レジスタの左手側の最小の有効ビットの位置で示されて
いる。ライン68およびライン69の信号が最後の係数のビ
ットに達していることを未だ示していないので入力ゲー
ト30aはANDゲートとして作動し、それ故係数の最小の有
効ビットとシフトレジスタ16のデータとの第１の部分積
を計算する。このことによって、加算器11の入力17のそ
れぞれに第１の部分積00000000が供給される。加算器11
の出力は１つの完全なクロックパルスの間Ｄラッチ43,4
4によってラッチされ、そして選択器32によって選択さ
れて、第２の部分積と累算される。第２の部分積は次の
クロックパルス29により生成されるが、このクロックパ
ルス29によって次の周期の演算が起こり、係数の第２の
ビットがシフトレジスタ41からライン31に送られると共
に、シフトレジスタ16の内容が“0"を受け取る最小の有
効ビットの位置からより大きな有効ビットの位置に１つ
だけ移動する。入力ゲート30はなおANDゲートとして作
動しており、第２の部分積00000000が生成され、加算器
11に加えられる。加算器の出力は再びラッチされ、そし
て帰還されて次の部分積と累算される。この部分積は次
のクロックパルスにより生成されるが、このクロックパ
ルスによって係数の第３のビットがライン31に送られ
る。この第３のビットは“1"であるため、入力ゲート30
によってAND出力82に生成される第３の部分積は２進数0
0010100となる。この部分積00010100は加算器11のそれ
ぞれによって累算され、加算器の出力はまたラッチさ
れ、そして帰還されて累算される。そして次のクロック
パルスによって２進カウンタ55および選択器66が係数の
最後のビットに達したことをライン68に示す。このこと
によって“1"の入力がANDゲート90に送られるが、係数
の最後のビットが“0"であるため、ライン91には信号が
生成されないで、係数が正の数となる。桁上げ入力19は
ビット２の位置に対して生成されず、選択器81はなお入
力ゲート30のAND出力82を選択している。係数の最後の
ビットが“0"であるので、入力ゲート30によって計算さ
れる第４の部分積は再び２進数00000000となる。この４
ビットの係数のタイミング図は第４図に示される。ビッ
ト４の終りにＤラッチ43,44が和および桁上げ出力を保
持し、次のクロックパルスの始めの時点でNORゲート61
がライン80の信号を変え、選択器32,34によって１番目
のステージの出力が第１番目のステージの次の処理に再
循環されるのではなく次段のステージの適切なビットの
位置に送られるようになる。その時点で、第１番目のス
テージのラッチされた出力は累算された総計として0001
0100となり、これは正の10進数20である。

係数が負の場合、例えば正の10進数５の入力データと
負の10進数４の係数との乗算を行なう場合、入力データ
は前と同様２進数00000101となるが係数はこの場合２進
数1100となる。各クロックパルスに対する周期的な演算
は前述の場合と同様に繰り返され、第１の部分積は0000
0000となる。これに第２の部分積00000000が加算され
る。さらにこの累算結果に第３の部分積00010100が加算
される。しかしながらシフトレジスタ41の係数の最後の
ビットの番が来ると、このビットは係数が負であること
を示す“1"となっている。このことの取扱いには、前述
したようにビットパターンを反転させ最小の有効ビット
に“1"を加えることが必要となる。係数の最後のビット
に達するときに生成されるライン69の信号はANDゲート9
0に入力されるが、このANDゲート90にはシフトレジスタ
41の係数の最後のビットからの“1"も入力する。このこ
とによってライン91に信号が生成され、最小の有効ビッ
トの加算器11の桁上げ入力19に送られる。選択器81もま
たライン91の信号を受け取り、それによってNAND出力83
を選択し、そのステージの加算器の入力17のそれぞれに
送られるビットを反転させる。その結果、加算器11の累
算結果に加算される第４の部分積は２進数11010111とな
る。これによって累算結果にライン91からの桁上げ入力
“1"が加わって、２進数11101100となる。これは負の10
進数−20である。

上記実施例において、（＋５）×（＋４）という簡単
な乗算では桁上げ信号が発生しないことが明らかであ
る。しかしながら、（＋５）×（−４）という乗算では
第４の部分積の加算において桁上げ信号が発生するし、
またライン91からの最後の桁上げ入力信号も同様であ
る。これらの桁上げ信号は多重ステージデジタル信号乗
算および加算装置の同じステージ内の選択器34を介して
より大きな有効ビットの次の加算器に接続される。加算
器11の出力がラッチされるため、ライン80の選択信号に
先立って同じステージの全てのビットの位置を通る桁上
げ信号を処理するのにそれ程高速で演算する必要はない
が、このライン80の選択信号によって選択器32,34は和
および桁上げ信号を多重ステージデジタル信号乗算加算
装置の次段のステージに新たに送るようになっている。
このことによって加算器は高速で演算することができる
が、それは第４図および第５図に示される選択信号80に
よって制御される。部分積の生成および累算を行なう各
周期の演算は信号29のクロックパルスによって制御され
ているが、ライン80の選択信号の制御によって各ステー
ジの積の計算は最後の部分積を累算した後に終了し、そ
れ故一組の和および桁上げ信号が次段のステージの入力
に送られ、たとえ元のステージによる前の積の計算の桁
上げ信号が完全に処理されていなくとも各ステージが新
たな積の計算を始めることができるようになっている。
また明らかに、あるステージから次段のステージに送ら
れる和および桁上げ信号は第１番目のステージ以降の全
てのステージの最初の入力に入力され、新たな積の計算
の第１のクロックパルスによって制御される第１の周期
の演算中に、次段のステージに送られた和および桁上げ
信号が次段のステージによって計算される第１の部分積
と加算されるようになっている。第１の部分積がそうで
なかったら一組の“0"信号が加算されるという不必要な
時間の損失がこのことによってさけられる。

上記実施例において、入力データを保持しているシフ
トレジスタ16の出力はビットラインを介してそれぞれの
ステージの対応するビットの位置に同時に送られ、入力
データが並列に全てのステージに送られるようになって
いる。シフトレジスタ16は各クロックパルスごとにその
内容を再配置する。すなわちその内容が順次より大きい
有効ビットの位置に移動し、その空になった位置は“0"
によってうめられる。最後のステージの後は各加算器13
の和出力27は桁上げ搬送加算器45の対応するビット入力
に接続される一方、各加算器の桁上げ出力28は桁上げ搬
送加算器45の次に大きい有効ビットの桁上げ入力に接続
されている。桁上げ搬送加算器45に対する最小の有効ビ
ットの入力ビットの位置は常に桁上げ入力信号が“0"と
なっている。桁上げ搬送加算器45はライン93の入力信号
によって制御されるがこのライン92の入力信号は制御装
置25からの選択信号80を受け取り、第４図および第５図
に示される選択信号80が“1"になると桁上げ搬送加算器
45に入力される入力データをラッチするようになってい
る。ここで選択信号80の“1"は新たな一連の演算が新た
な積の計算を始めようとしていることを示している。

一旦桁上げ搬送加算器45への入力がラッチされると、
この高速の桁上げ搬送加算器は36のビットの位置全てを
通して桁上げ信号の処理を行なって、完全に桁上げ処理
の済んだ和を出力する。このことが行なわれている間
に、第１番目ないし第Ｎ番目のステージは次の積の計算
および累算を行なうことができる。出力における遅延を
避けるために、高速の桁上げ搬送加算器45が一定数のク
ロックパルスの内でそれまで未処理の桁上げ信号を処理
することが必要であり、それ以前のステージが次の累算
された積の出力を行なうことが必要である。しかしなが
ら、それはただ１個の高速の桁上げ搬送加算器45に頼る
ことによって可能であり、他方それ以前のステージの加
算器は桁上げ搬送を行なう必要がなく、それ故比較的低
速でもよい。

第１図に示される実施例においてシフトレジスタ16の
同じ入力データが多重ステージデジタル信号乗算加算装
置の各ステージに同時に供給されている。しかしながら
配置を変更することによって、それぞれのステージに個
別の入力データを供給することもできる。このような本
発明の第２の実施例による多重ステージデジタル信号乗
算加算装置のブロック図を第２図に示す。第２図におい
て、各ステージはそれぞれ各自の36ビットシフトレジス
タ16a,16b,16cを有し、これらのシフトレジスタ16a,16
b,16cはそれぞれ並列なビットライン15a,15b,15cから個
別に入力データを受け取るようになっている。その他の
部分は、第１図に用いられたのと同じ参照番号が付いて
いる。この多重ステージデジタル信号乗算加算装置の動
作は概略前述したものと同じであるが、ただこの場合は
それぞれのステージに対する入力データとなる第１のデ
ジタル信号は、共通のシフトレジスタからではなく、ス
テージ各自のシフトレジスタから送られることになる。
各シフトレジスタ16a,16b,16cはそれぞれ並列なデータ
バス94,95,96を介してそれぞれの入力ゲート30に接続さ
れている。

第１図および第３図に示される第１の実施例におい
て、１クロックパルスに対応する小周期に各部分積の計
算が行なわれるが、その部分積の数は係数のビットの数
に依る。係数の各ビットは１度に１つ取り扱われるた
め、積の計算を行なうに必要な大周期は小周期に各係数
のビットの数を乗じたものに等しくなる。各積の計算に
用いられた入力データは、各大周期の後には全てのステ
ージに対して更新される。演算速度の改善は第６図に示
される変形例により達成されるが、そこでは係数の３つ
のビットが同時に考慮され、一度に２つのビットが考慮
されるビットの幅で進行することによって各部分積が計
算される。このように、各積の計算に必要な小周期の数
は各係数のビットの数の半分に等しくなる。このことに
より入力データは第３図に示される実施例の２倍の頻度
で更新される。係数の２つのビットと同時に処理するた
めに、第６図に示される変形例においては第２のオーダ
のブースのエンコーディングが用いられる。ブースのエ
ンコーディングによれば、第１の２進化デジタル信号と
第２の２進化デジタル信号との乗算が行なわれるが、こ
の乗算は第２のデジタル信号の３つのビットを用いる一
連の部分積の計算および各部分積の計算に対する第２の
デジタル信号の２つのビットごとの進行によってなされ
る。第２のデジタル信号の３つのビットはデコードされ
て０から７までの８進数となり、その８進数にもとずい
て、第１のデジタル信号から導出される部分積は下記の
表のように確認される。

上記の表は、もし８進数が０または７であれば入力デ
ータは０と乗算されるという結果を示している。もし８
進数が１または２であれば入力データは＋１と乗算され
る。もし８進数が３であれば入力データは＋２と乗算さ
れる。もし８進数が４であれば入力データは−２と乗算
される。もし８進数が５または６であれば入力データは
−１と乗算される。係数のビットのデコーディング後に
部分積の計算に用いられる入力データは、一連のステー
ジに配置されたそれぞれのビットの位置の加算器に供給
されるがこれは第１図および第３図を用いて前に述べ
た。第６図には変形された制御装置25、係数制御装置2
1、シフトレジスタ16および第２番目のステージの一部
が示されている。第１図および第３図と同一の部分に
は、同一の参照番号が付いている。ここでは第２番目の
ステージの一部が示されているが、各ステージにおいて
同一の配置がなされている。ただし、第１番目のステー
ジは前段のステージからの和および桁上げ信号を受け取
ることがないようになっており、また最後のステージは
次段のステージではなく最終の桁上げ搬送加算器45に和
および桁上げ信号を供給するようになっている。制御装
置25は前述した配置とほぼ同一の配置であるが、この場
合、積の計算を完了するのに半数のクロックパルスが必
要とされるだけである。それ故、16ビットの係数に対し
て２進カウンタ55は８つのクロックパルスをカウントす
る必要があるだけで、２進カウンタ55は10進数1,2,4あ
るいは８のカウントにそれぞれ対応するただ４つの出力
を有している。４つの出力は全てNORゲート61に供給さ
れるが、このNORゲート61は前述したように選択信号80
を出力する。選択器66は、係数のビット長が供給されて
いるラッチ67によって再び制御されている。２進カウン
タ55の出力番号１に対応する出力は選択器66の入力番号
０の入力に直接に接続されている。２進カウンタ55の出
力番号1,2の出力はANDゲート95に接続され、このANDゲ
ート95は選択器66の入力番号１の入力に接続されてい
る。２進カウンタ55の出力番号1,4の出力はANDゲート96
に接続され、このANDゲート96は選択器66の入力番号２
の入力に接続されている。２進カウンタ55の出力番号1,
2,4の出力はANDゲート97に接続され、このANDゲート97
は選択器66の入力番号３の入力に接続されている。選択
器66はラッチ70さらにANDゲート72に接続されている
が、これらは第３図を用いて前述したのとほぼ同様の動
作を行なう。

係数制御装置21は変形され、シフトレジスタ41および
ラッチ50が係数の最小の有効ビットより小さい有効ビッ
トの位置に追加位置を有するようになっている。すなわ
ち、ラッチ50の最小の有効ビットの終端に追加位置98が
設けられ、この追加位置は接地ライン99に接続されてい
る。このようにしてシフトレジスタ41は３本のライン10
0を介してデコーダ101に接続されている。デコーダ101
はシフトレジスタ41から３つのビットを同時に受け取る
が、それらは係数の最小の２つの有効ビットおよび追加
位置98から送られていた最小の有効ビットの位置の０で
ある。各クロックパルスごとに、シフトレジスタ41の内
容は有効ビットの位置が２つ移動するため、デコーダ10
1は最初に最小の有効ビットを受け取り、そして各クロ
ックパルスごとに２つの位置の移動に対応したより大き
な有効ビットの入力を受け取る。言葉を変えていえば、
第１の部分積に対し、デコーダ101は最小の有効ビット
の位置の０および係数の２つの最小の有効ビットである
ビット1,2を受け取る。そして第２の部分積に対し、デ
コーダ101は係数のビット2,3,4を受け取る。第３の部分
積に対してはデコーダ101は係数のビット4,5,6を受け取
り、以下同様に続く。デコーダ101は３つの入力信号を
ライン０ないし７の１本の８進数出力に変換する。出力
0,7はNORゲート102に接続される。出力１および２はど
こにも接続されない。出力３はORゲート103に接続され
る。出力４はORゲート103およびORゲート104に接続され
る。出力５はORゲート104に接続される。出力６もORゲ
ート104に接続され、出力７はNORゲート102に接続され
る。ORゲート104の出力は、第３図を用いて前述したよ
うに、ライン91に接続されている。このライン91の信号
は各加算器の最初のビットの位置の桁上げ入力19に送ら
れると共に、前述したように、選択器81の制御をも行な
う。NORゲート102の出力は、第３図を用いて述べたのと
同様に、ライン31を介して入力ゲート30の一方の入力に
送られる。ORゲート103はライン105を介して選択器106
を制御する信号を出力するが、この選択器106は入力ゲ
ート30の他方の入力に供給される入力信号を制御する。
ステージの各ビットの位置には第６図に示されるのと同
様な選択器106があり、この選択器106はシフトレジスタ
16の隣合う２つのビットの位置に接続されている。シフ
トレジスタ16は、第３図を用いて前述したのと概略同じ
であるが、接地ライン108に接続される追加位置107がシ
フトレジスタ16の最小の有効ビットの位置の下端に設け
られている。このようにして、ビット１の位置に対する
選択器106は、追加位置107および入力データのシフトレ
ジスタ16の（最小の有効ビットである）ビット１に接続
されている。ビット２の位置に対する選択器106は簡単
化のために省略されているが、その選択器106はシフト
レジスタ16のビットの位置１および２に接続されてい
る。同様にして、ビット３の位置に対する選択器106は
シフトレジスタ16のビットの位置２および３に接続され
ている。

次に第６図に示される変形例の演算を、異なる８進数
に対する演算を示す上記の表を用いて説明する。もしシ
フトレジスタ41からデコーダ101に送られる３つのビッ
トが８進数０または７に対応していると、NORゲート102
の出力はライン31を介して入力ゲート30の一方の入力に
“0"を送る。このときORゲート104からは何も出力され
ないため選択器81は入力ゲート30のAND出力82を選択し
ており、そのためにシフトレジスタ16の内容には関わり
なくそのステージの全ての加算器に“0"が送られる。も
しデコーダ101から出力される８進数が１または２のい
ずれかであれば、NORゲート102、ORゲート103あるいはO
Rゲート104のいずれも何も出力せず、そのためにNORゲ
ート102はライン31に“1"を出力する。それ故入力ゲー
ト30はAND出力82を出力し、そのステージのそれぞれの
加算器にシフトレジスタ16に保持される入力データの実
際のビット値を供給する。もしデコーダ101からの８進
数の出力が３であれば、ORゲート103に信号が供給さ
れ、さらにライン105を介してそれぞれの選択器106に供
給され、それによってあたかもシフトレジスタ16の内容
がより大きな有効ビットの位置に１つ移動したかのよう
に、そのシフトレジスタ16の内容が入力ゲート30に供給
される。デコーダ103からの８進数の出力が４の場合、
出力が３の場合について前述したのとほぼ同じ効果を有
するが、ただしこの場合は信号がORゲート104にも送ら
れる。このことによって入力データの２の補数が形成さ
れる効果を生じるが、これはライン91の信号によって選
択器81がそれぞれの入力ゲート30のNAND出力83を選択し
て入力データを反転させるように動作することおよびそ
のステージの最小の有効ビットの加算器の桁上げ入力19
に桁上げ入力信号を供給することに依る。デコーダ101
からの８進数の出力が５の場合、出力が４の場合につい
て今述べたのと同様の効果を有するが、ただしこの場合
は、ORゲート103に信号が送られず、そのため選択器106
は、シフトレジスタ16の内容がより大きな有効ビットの
位置に移動することなく、シフトレジスタ16の通常のビ
ットの位置の内容を選択する。デコーダ101からの８進
数の出力が６の場合は、出力が５の場合について今述べ
たのと全く同じ効果を有する。

従って、第６図に示されるブースのエンコーディング
を用いる変形例において、各係数のビットが１度に３つ
処理され、そのため小周期すなわちクロックパルスの数
の半数が各積計算に必要とされ、部分積の数の半数で各
積計算が行なわれる。それ故、シフトレジスタ16に保持
される入力データは第３図に示される実施例におけるよ
りも２倍の頻度で更新される。

第１図および第２図に示される第１および第２の実施
例において、多重ステージデジタル信号乗算加算装置の
各ステージは次段のステージと連続的に接続されてお
り、そのために計算された全ての積は加算装置の各ステ
ージを順次通過した後、最後の桁上げ搬送加算器45に達
する。しかしながら、あるステージの出力と後段のステ
ージの入力との相互接続は選択的にプログラムすること
ができ、あるステージの出力と１個あるいはそれ以上の
選択された後段のステージの入力とが接続されてもよ
い。このようにして、あるステージで計算された積とプ
ログラムによって選択された他のステージで計算された
積とが組合わされてもよい。また明らかに、第１図に示
される第１の実施例において、共通入力のシフトレジス
タ16に保持される入力データは、それぞれのステージで
の積計算に必要な時間間隔に対応する一定の時間間隔で
更新が行なわれる。このようにして、後段のステージに
よって行なわれる累算は一定の時間間隔での入力データ
の変化が考慮されている。しかしながら、ステージ間の
選択的な相互接続が可能であるため、あるステージの出
力と標準の時間間隔によって前段のステージに用いられ
る入力データから分離される必要のない他のステージの
出力とが組合わせられる。こうした時間間隔は、あるス
テージの積の計算に必要な時間間隔の倍数あるいは等分
割となることが望ましい。

本発明の第３の実施例によるデジタル信号乗算加算装
置のブロック図を第７図に示す。第７図においては、各
ステージの出力は順次すぐ隣りのステージに接続されて
はいない。これはデュアルチャネル装置である。第１番
目、第３番目および引き続く奇数番目のステージが第１
のチャネルを形成している。また第２番目、第４番目お
よび引き続く偶数番目のステージが第２のチャネルを形
成している。第１図に対応して同一部分には同一の参照
番号が付けられている。簡単化のために加算器および選
択器32,34はまとめて単一の装置110として示されてい
る。本実施例においては和ライン33が分割されており、
その分割された和ランイン33a,33c,33eが第１番目、第
３番目、第５番目のステージといった第１のチャネルを
形成する奇数番目のステージを相互接続している。また
分割された和ライン33b,33d,33fが第２番目、第４番
目、第６番目のステージといった第２のチャネルを形成
する偶数番目のステージを相互接続している。同様にし
て、桁上げライン35も分割されており、分割された桁上
げライン35a,35cが第１番目、第３番目、第５番目のス
テージといった第１のチャネルを形成する奇数番目のス
テージを相互接続している。また分割された桁上げライ
ン35b,35dが第２番目、第４番目といった第２のチャネ
ルを形成する偶数番目のステージを相互接続している。
このようにして、第１の計算は第１のチャネルでまた第
２の計算は第２のチャネルでというように２つの分離さ
れた計算がこのデジタル信号処理装置で行なわれる。そ
れぞれのチャネルの最後のステージは第１図に示される
桁上げ搬送加算器45と同様の桁上げ搬送加算器に接続さ
れ、また選択器すなわちマルチプレクサが各チャネルの
最後のステージと桁上げ搬送加算器との間を相互接続し
ているため、桁上げ搬送加算器は２つのチャネルのそれ
ぞれの結果を交互に出力する。第７図に示される第３の
実施例においては、両チャネルの全てのステージが同じ
入力データをシフトレジスタ16から供給される。しかし
ながら、それぞれのチャネルに対して異なる入力のシフ
トレジスタ16が用いられ、各チャネルがそれぞれ独自の
入力データを供給されるようにしてもよい。また各チャ
ネルの各ステージに対してシフトレジスタ16を分割し、
異なるステージには異なるシフトレジスタからの入力デ
ータが供給されるようにすることもできる。

上記第１ないし第３の実施例は、特に入力データの高
速サンプリングが要求されるデジタル信号処理に適用さ
れる。明らかに、各積が１個のステージで計算された後
に、用いられた入力データが更新される。それ故他のス
テージによって加えられる積は、２つの積に対する更新
された入力データを用いて計算されており、更新に用い
られる時間間隔はある積の計算に必要なものである。第
６図に示される変形例のようにブースのエンコーディン
グを用いることによって、この演算速度はさらに高めら
れる。またこの演算速度は用いられる係数のビット長を
変えることによっても変化する。上記第１ないし第３の
実施例において、係数のビット長は多重ステージデジタ
ル信号乗算加算装置の適用に応じて選択することができ
る。ある目的のためには各係数が全て16ビットであるこ
とが望ましく、また他の場合においては係数がより小さ
いビット長であり、それによって演算速度を高めること
が望ましい。それ故、制御装置25のラッチ67に記憶され
る係数のビット長および値を変えることによって、演算
速度を簡単に変化させることができる。

上記第１ないし第３の実施例は多くの実際の応用を有
する。これらの実施例は高速デジタルフィルタに用いる
ことができる。入力信号のサンプリング周波数は例えば
10MHzの水準に達することができる。フィルタの係数を
プラグラミングすることによって適合処理が簡単に実現
される。係数が時間と共に変化しないフィルタの場合、
係数を記憶するのにROMを用いることができる。例えば
適合フィルタのような時間と共に変化する関数に対して
は、プロセッサが適切な係数を決定し供給するようにす
ることができる。多重ステージデジタル信号乗算加算装
置は重畳および相関処理に用いることができる。これら
の関数は通信やレーダやソナーのシステムにおけるマッ
チフィルタリングやノイズ低減やパルス圧縮に適用され
る。また多重ステージデジタル信号乗算および加算装置
はマトリックス乗算にも用いることができる。多重ステ
ージデジタル信号乗算および加算装置がデジタルトラン
スバーラルフィルタとして使用される場合、そのプログ
ラミングによって係数を無作為、迅速、簡単に変えるこ
とによりフレキシブル波形生成および合成に用いること
ができる。またチップが正確な高帯域幅信号を生成する
ことができるため、音楽用シンセサイザーを含むシンセ
サイザーに用いることができる。多重ステージデジタル
信号乗算加算装置は離散的フーリェ変換に用いることが
できる。また多重ステージデジタル信号乗算および加算
装置はパルス生成やシェイピング、フィルタリングおよ
び拡散スペクトル通信と共に適応等化回路やエコー消去
回路といった通信における応用もできる。検出やパルス
圧縮を含むレーダー、ソーナーおよび超音波イメージン
グにおいて、さらにまたドップラー処理や合成アパチャ
レーダーにおいても応用される。音声処理においては、
多重ステージデジタル乗算および加算装置は音声合成や
相関および共分散マトリックスの計算または相関法を用
いたピッチ検出に利用することができる。さらにまた多
重ステージデジタル信号乗算および加算装置は固定小数
点マトリックス乗法やパターンマッチおよびパターン認
証などの様々な応用にも利用することができる。

なお本発明は上記の第１ないし第３の実施例の詳細に
限定されない。

〔発明の効果〕

以上の通り本発明によれば、高速演算を行なうことが
できる。また単一チップ上に形成することができ、小さ
なチップ領域しか必要としないため各ステージの加算器
が比較的低速の加算器でもよく、また小さなシリコン領
域しか必要としないが、全体の演算速度を向上させる。

【図面の簡単な説明】

第１図は本発明の第１の実施例による多重ステージデジ
タル信号乗算加算装置を示すブロック図、 第２図は本発明の第２の実施例による多重ステージデジ
タル信号乗算加算装置を示すブロック図、 第３図は第１図に示した多重ステージデジタル信号乗算
加算装置の制御装置の細部およびステージの一部を示す
ブロック図、 第４図は第１図に示した多重ステージデジタル信号乗算
加算装置に用いられる４ビットの係数の場合のタイミン
グ制御信号を示す図表、 第５図は第１図に示した多重ステージデジタル信号乗算
加算装置に用いられる16ビットの係数の場合のタイミン
グ制御信号を示す図表、 第６図は第３図に示した制御装置の細部およびステージ
の一部を各係数の２つのビットが同時に処理されるよう
に変形した制御装置の細部およびステージの一部を示す
ブロック図、 第７図は本発明の第３の実施例による多重ステージデジ
タル信号乗算加算装置を示すブロック図である。 11,12,13……加算器、15……データパス、16,16a,16b,1
6c,41……シフトレジスタ、17……入力、18……和入
力、19……桁上げ入力、20,21,22……係数制御装置、25
……制御装置、26……タイミングブロック、27……和出
力、28……桁上げ出力、30……入力ゲート、32,34,66,8
1……選択器、45……桁上げ搬送加算器、43,44,50,67…
…ラッチ、55……２進カウンタ、62,63,64,65,72,90,9
5,96,97……ANDゲート、61,102……NORゲート、103,104
……ORゲート、70……フリップフロップ、110……加算
器および選択器。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 クリーブ、マルコム、ダイソン イギリス国ブリストル、ヤート、ハンプ デン、クロース、60 (56)参考文献 欧州特許253476（ＥＰ，Ｂ) 欧州特許253475（ＥＰ，Ｂ) Ａ．Ｆ．Ｉ．Ｐ．Ｓ．ＪＯＩＮＴ Ｃ ＯＭＰＵＴＥＲ ＣＯＮＦＥＲＥＮＣ Ｅ，ＰＲＯＣＥＥＤＩＮＧＳ ＯＦ Ｔ ＨＥ ＮＡＴＩＯＮＡＬ ＣＯＭＰＵＴ ＥＲ ＣＯＮＦＥＲＥＮＣＥ，Ａｎａｈ ｅｉｍ，19ｔｈ−22ｎｄ Ｍａｙ 1975，Ｖｏｌ．44，ｐａｇｅｓ 867− 876，ＡＦＩＰＳ Ｐｒｅｓｓ，Ｍｏｎ ｔｖａｌｅ，ＧＢ；Ｄ．ＨＡＭＰＥＬ ｅｔ ａｌ．：”Ｄｅｓｉｇｎ ａｎｄ ａｐｐｌｉｃａｔｉｏｎ ｏｆ ｅｌ ｅｃｔｒｏｎｉｃａｌｌｙ ｐｒｏｇｒ ａｍｍａｂｌｅ ＬＳＩ ａｒｒａｙ ｓ" Ｓ．Ｍ．Ｐ．Ｔ．Ｅ．ＪＯＵＲＮＡ Ｌ，Ｖｏｌ．93，Ｎｏ．９，Ｓｅｐｔｅ ｍｂｅｒ 1984，ｐａｇｅｓ 830− 835，Ｓｃａｒｓｄａｌｅ，Ｎｅｗ Ｙ ｏｒｋ，ＵＳ；Ｓ．ＩＷＡＳＥ ｅｔ ａｌ．：”Ａ ｎｅｗ ｍｕｌｔｉｐｌ ｉｅｒ−ａｄｄｅｒ ＬＳＩ ｆｏｒ ｄｉｇｉｔａｌ ｖｉｄｅｏ ｐｒｏｃ ｅｓｓｉｎｇ"

Claims (15)

(57)【特許請求の範囲】
1. 【請求項１】加算を繰り返して乗算を行なうと共に前記
   乗算の複数の結果の加算を行なう多重ステージデジタル
   信号乗算加算装置において、複数の加算ステージを備
   え、各ステージが該ステージの第１のデジタル信号と該
   ステージの第２のデジタル信号との乗算によって計算さ
   れる積における異なる有効ビットにそれぞれ対応する一
   連のビットの位置に複数の加算装置を有し、各ステージ
   の加算装置が前記第１のデジタル信号および前記第２の
   デジタル信号の選択された単ビットあるいは複数ビット
   を用いる一連の演算によって部分積を計算する手段と、
   前記第２のデジタル信号のビットの使用から導出される
   一連の部分積を加算し従って最後の部分積の累算の後に
   前記積を計算する手段とを有し、各加算装置が各部分積
   の累算の後に該ビットの位置における和を示す第１の出
   力および該ビットの位置からより大きい有効ビットの位
   置に桁上げされる桁上げ信号を示す第２の出力を供給す
   る出力手段と、後段の部分積の累算に使用されるために
   あるステージ内の加算装置の前記第１および第２の出力
   から前記あるステージ内のそれぞれの加算装置へ信号を
   供給する第１の状態と１個以上のステージの積の加算を
   行なうために前記最後の部分積の累算の後にあるステー
   ジ内の加算装置の前記第１および第２の出力から後段の
   加算手段へ信号を供給する第２の状態との間で選択動作
   をする選択手段とを有し、前記選択手段がある加算ステ
   ージに対して前記あるステージの桁上げ信号を処理する
   ことなく前記ある加算ステージ内の全てのビットの位置
   を通して前記第２の状態に変わるように動作することを
   特徴とする多重ステージデジタル信号乗算加算装置。
2. 【請求項２】特許請求の範囲第１項記載の装置におい
   て、前記後段の加算手段は、最終段を除き次の段のステ
   ージの加算装置を有し、各ステージにおける加算装置が
   それぞれのステージによる積の計算および異なるステー
   ジの積の累算のために用いられるようになっていること
   を特徴とする多重ステージデジタル信号乗算加算装置。
3. 【請求項３】特許請求の範囲第１項または第２項のいず
   れかに記載の装置において、共通な第１のデジタル信号
   を各ステージに並列に供給する手段を有することを特徴
   とする多重ステージデジタル信号乗算加算装置。
4. 【請求項４】特許請求の範囲第１項記載の装置におい
   て、あるステージの出力と複数の後段のステージの中の
   １個のステージとを選択的に接続する選択手段を有する
   ことを特徴とする多重ステージデジタル信号乗算加算装
   置。
5. 【請求項５】特許請求の範囲第１項、第２項、第３項ま
   たは第４項のいずれかに記載の装置において、選択され
   た第１の加算ステージを相互接続して第１のチャネルを
   形成する第１の接続手段と、選択された第２の加算ステ
   ージを相互接続して第２のチャネルを形成する第２の接
   続手段とを有し、前記第１のチャネルにおいて複数の第
   １の積が計算され互いに累算されて第１のチャネルの出
   力となり、前記第２のチャネルにおいて複数の第２の積
   が計算され互いに累算されて第２のチャネルの出力とな
   ることを特徴とする多重ステージデジタル信号乗算加算
   装置。
6. 【請求項６】特許請求の範囲第１項、第２項、第３項、
   第４項または第５項のいずれかに記載の装置において、
   各部分積の計算を制御するための第１の時間制御信号お
   よびあるステージの出力と他のステージの入力とを接続
   する時間間隔を制御するための第２の時間制御信号を生
   成するタイミング手段と、各ステージに対して前記時間
   間隔ごとに前記第１のデジタル信号を更新する手段とを
   有することを特徴とする多重ステージデジタル信号乗算
   加算装置。
7. 【請求項７】特許請求の範囲第１項、第２項、第３項、
   第４項、第５項または第６項のいずれかに記載の装置に
   おいて、１ビットより大きい前記第２のデジタル信号を
   用いて各部分積を計算する手段を有し、各ステージ積を
   計算する部分積の数が前記第２のデジタル信号のビット
   の数より少なくなるようにすることを特徴とする多重ス
   テージデジタル信号乗算加算装置。
8. 【請求項８】特許請求の範囲第１項記載の装置におい
   て、前記ステージが最初のステージと最後のステージと
   の間を相互接続しており、前記最後のステージの出力を
   受け取ると共にそれまで処理されていない桁上げ信号を
   処理する手段を有することを特徴とする多重ステージデ
   ジタル信号乗算加算装置。
9. 【請求項９】加算を繰り返して乗算を行なうと共に前記
   乗算の複数の結果の加算を行なう多重ステージデジタル
   信号乗算および加算装置において、複数の加算ステージ
   を備え、各ステージが該ステージの第１のデジタル信号
   と該ステージの第２のデジタル信号との乗算によって計
   算される積における異なる有効ビットにそれぞれ対応す
   る一連のビットの位置に複数の加算装置を有し、各ステ
   ージの加算装置が前記第１のデジタル信号および第２の
   デジタル信号の選択された単ビットあるいは複数ビット
   を用いる一連の演算によって部分積を計算する手段と、
   前記第２のデジタル信号のビットの使用から導出される
   一連の部分積を前段の部分積の累算に加算し、従って最
   後の部分積の累算の後に前記積を計算する手段と、周期
   ごとに部分積の累算を行ない一続きの周期で各積を計算
   するように各加算装置の演算を制御する制御手段と、あ
   るステージによる積の計算の後に前記あるステージの加
   算装置の出力を他のステージの加算装置の入力に接続し
   従って１個以上のステージの積を累算するように動作す
   る選択手段とを有し、前記制御手段が前記選択手段を制
   御し前記他のステージによる積の計算の第１の周期中に
   前記あるステージの出力が前記他のステージに接続され
   従って前記あるステージの前記出力が前記他のステージ
   において前記他のステージの第１の部分積に累算される
   ようになっていることを特徴とする多重ステージデジタ
   ル信号乗算加算装置。
10. 【請求項１０】特許請求の範囲第９項記載の装置におい
    て、共通な第１のデジタル信号を各ステージに並列に供
    給する手段を有することを特徴とする多重ステージデジ
    タル信号乗算加算装置。
11. 【請求項１１】特許請求の範囲第９項記載の装置におい
    て、あるステージの出力と複数の後段のステージの中の
    １個のステージとを選択的に接続する選択手段を有する
    ことを特徴とする多重ステージデジタル信号乗算加算装
    置。
12. 【請求項１２】特許請求の範囲第９項、第10項または第
    11項のいずれかに記載の装置において、選択された第１
    の加算ステージを相互接続して第１のチャネルを形成す
    る第１の接続手段と、選択された第２の加算ステージを
    相互接続して第２のチャネルを形成する第２の接続手段
    とを有し、前記第１のチャネルにおいて複数の第１の積
    が計算され互いに累算されて第１のチャネルの出力とな
    り、前記第２のチャネルにおいて複数の第２の積が計算
    され互いに累算されて第２のチャネルの出力となること
    を特徴とする多重ステージデジタル信号乗算加算装置。
13. 【請求項１３】特許請求の範囲第９項、第10項、第11項
    または第12項のいずれかに記載の装置において、各部分
    積の計算を制御するための第１の時間制御信号およびあ
    るステージの出力と他のステージの入力とを接続する時
    間間隔を制御するための第２の時間制御信号を生成する
    タイミング手段と、各ステージに対して前記時間間隔ご
    とに前記第１のデジタル信号を更新する手段とを有する
    ことを特徴とする多重ステージデジタル信号乗算加算装
    置。
14. 【請求項１４】特許請求の範囲第９項、第10項、第11
    項、第12項または第13項のいずれかに記載の装置におい
    て、１ビットより大きい前記第２のデジタル信号を用い
    て各部分積を計算する手段を有し、各ステージ積を計算
    する部分積の数が前記第２のデジタル信号のビットの数
    より少なくなるようにすることを特徴とする多重ステー
    ジデジタル信号乗算加算装置。
15. 【請求項１５】特許請求の範囲第９項記載の装置におい
    て、前記ステージが最初のステージと最後のステージと
    の間を相互接続しており、前記最後のステージの出力を
    受け取ると共にそれまで処理されていない桁上げ信号を
    処理する手段を有することを特徴とする多重ステージデ
    ジタル信号乗算加算装置。