JPH08508857A - 転置ディジタルｆｉｒフィルターにおいて、２進入力信号にタップ係数を乗ずるための方法および配列ならびに転置ディジタルフィルターを設計するための方法 - Google Patents

Abstract

(57)【要約】 本発明は転置ディジタルＦＩＲフィルターにおいて、２進入力信号にタップ係数を乗ずるための方法および配列に関し、更にこの種のフィルターを設計するための方法に関する。本発明は最少有意ビットの方向に変移し、かつ最大有意ビットをコピーし、あるいはゼロ値を満たすシフトレジスタ（５１、５２）を含んで構成される。レジスタはフィルターの２進入力信号を受信し、また所望ビット位置の内容を出力するための出力を有している。複数基のビット−直列減算器および加算器エレメント（５３−５７）はシフトレジスタ（５１、５２）の出力ビットを組み合わせることによって２進入力信号にＮ＋１個の異なったタップ係数を乗ずる。減算器および／または加算器エレメントはネットワークを形成し、ここにおいて少なくとも２個の異なったタップ係数の乗算オペレーションに際して少なくとも１個のエレメントが関与する。

Description

【発明の詳細な説明】 転置ディジタルＦＩＲフィルターにおいて、２進入力信号にタップ係数を乗ずる ための方法および配列ならびに転置ディジタルフィルターを設計するための方法 本発明は転置ディジタルＦＩＲフィルターにおいて、２進入力信号にタップ係 数（tap coefficients）を乗ずるための方法および配列に関し、またこの種フィ ルターを設計するための方法に関する。 ディジタルフィルターはソフトウェアまたは特別に設計された電子回路であっ て、分離した信号標本を処理して所望の伝達関数オペレーションを前記信号に対 して行うものである。ディジタル、すなわち分離タイムＦＩＲ（Finite Impulse Response−有限インパルス応答）フィルターのｚ伝達関数は一般式 但し、Ｈ（ｚ）はフィルターの伝達関数であり、Ｙ（ｚ）およびＸ（ｚ）はフィ ルターの出力および入力をそれぞれ表し、ａ_iは一定の係数、すなわちタップ係 数を表し、そしてｚ^-iはｉクロック周期の遅れを表す、を有している。ＦＩＲフ ィルターの性能はタップ係数ａ_iに専ら依存しているので、所望の特性を有する フィルターを提供するようにこれらの係数を決定するために分離しているタイム フィルターのコール（calls）を合成するものとする。係数を決定するために数 種類の方法がある。式（１）による非反復的分離タイムフィルターは図１および ２に示すようなブロック図として通常表される。図１はいわゆる直接−型ＦＩＲ （Finite Impulse Response）フィルターを示し、また図２は転置ＦＩＲフィル ターを示している。式（１）によるフィルタリング機能は双方の分離タイムフィ ルターによって実現可能であるが、本発明は図２による転置ＦＩＲフィルターに 関する。図１および２より明らかなように、分離タイムフィルターはブロック図 として示されており、ここにおいて四角のブロック１は１クロック周期ｚ^-1だけ 情報の遅延を実現させ、三角のブロック２は乗法演算を表し、そして円形３は加 算機を示している。 先に述べたように、フィルターの特性はタップ係数ａ_iの値に依存している。 或る従来技術による転置ＦＩＲフィルターにおいて、各タップ係数について別個 の乗算器ユニットが用いられている。この配列の欠点は、必要とされる多数の乗 算器ユニットであり、これが集積回路として実現される際チップ上で可成りの面 積を占め、従って値段が高くなる。一つの知られた手段は次のようなものである 。すなわち、タップ係数を２の累乗の単純な和とする、つまり係数は式２^-a＋２^-b ＋２^-cに限定される。この種の解法は実現されるべき可能性ある係数を限定す るという欠点を伴う。これらの限定は所望の信号処理関数Ｈ（ｚ）の実現を実質 的に複雑にする可能性がある。 更に他の知られた解法は高速乗算器およびフィルターを実現するための記憶装 置の利用を伴う。この種の解法は図３中に示されており、ここにおいて必要な遅 れｚ^-1は、それらを乗算器４２に適用する前に、入力信号Ｘ（ｚ）の値をＲＡＭ 記憶装置４１中で緩和させることにより生成され、前記乗算器ではそれらの値に ＲＯＭ記憶装置から得られる現存する係数ａ_iが乗ぜられる。その後、乗算結果 は加算機４４に加えられ、そこでそれらはフィルター出力Ｙ（ｚ）と合計される 。この種の解法の欠点は高速乗算器ユニット４２によって占有されるチップ面積 である。更に、欠点は乗算器ユニット４２の電力消費を含み、そして或る種の応 用においては、他の回路構成中でそれにより生成される電磁妨害雑音を含んでい る。 更に、乗算器ユニットの制限された速度の故で、１基の乗算器ユニットでは僅 かに限られた数の係数ａ_iを実現し得るに過ぎない。複合構造体は数基の乗算器 ユニットおよび複合的制御論理を必要とする。 本発明の目的は転置デジタルＦＩＲフィルターであって、これは集積回路配置 において従来技術に係る技法によって占有されるそれよりも実質的に小さいチッ プ面積を占めるように、数個の係数をもって集積回路として実現可能なものであ る。 本発明の他の目的は比較的高いクロック周波数について適切であるフィルター 構造であり、それはこのフィルター構造の速度が係数の必須の数には依存しない ものだからである。 本発明の別の目的は、任意の係数を自動的に実現可能とするディジタルフィル ターである。 本発明のこれらおよび他の目的ならびに効果は、転置ディジタルＦＩＲフィル ターにおいて、２進入力信号にタップ係数を乗ずるための方法によって成就され 、この方法は本発明により、乗算が減算器および／または加算器エレメントのネ ットワークを用いることにより行われ、ここにおいて少なくとも１個のエレメン トが、少なくとも２個の異なったタップ係数による乗算に際して関与することに より特徴づけられている。 本発明の他の特徴は転置ディジタルＦＩＲフィルターにおいて２進入力信号に タップ係数を乗ずるための配列である。この配列は本発明により、最少有意ビッ トの方向に変化し、かつ最大有意ビットをコピーするか、あるいはゼロ値を満た すシフトレジスタを含んで成ることによって特徴づけられている。このレジスタ はフィルターの２進入力信号を受け、また所望ビット位置の内容を出力するため の出力、シフトレジスタの出力ビットを組み合わせることにより２進入力信号に Ｎ＋１個の異なったタップ係数を乗ずるための複数基のビット−逐次減算器およ び加算器エレメントを有している。減算器および／または加算器エレメントはネ ットワークとして形成され、ここにおいて少なくとも１個の減算器および／また は加算器エレメントが、少なくとも２個の異なったタップ係数の乗算オペレーシ ョンにおいて関与するものとする。 本発明の一つの特徴は転置ディジタルフィルターを設計するための方法である 。この方法は本発明によって、フィルターにおいて必要とされるタップ係数を決 定し、そしてフィルターのために、タップ係数による乗算を行う減算器および／ または加算器エレメントのネットワークを設計し、ここにおいてフィルターに関 し或る性能基準を考慮してエレメントの数を最少とし、その結果最大数のエレメ ントが１個を超える異なったタップ係数の乗算オペレーションにおいて関与する ことにより特徴づけられている。 本発明において、ビット−逐次加算器および／または減算器エレメントによっ て２の累乗により除された数を組み合わせることによりタップ係数が実現される ので、少なくとも若干基の加算器および／または減算器エレメントが１個を超え る係数を実現するために使用される。本発明によれば、２^-n形式の数によって乗 算される必要な値の全ては１基のシフトレジスタから同時に得られる。換言すれ ば、特定のエレメントによって生成される「部分和」または「部分差」を加算器 および／または減算器エレメントのネットワークの次のレベル上で使用して同時 に数個の係数を形成することが出来る。更に、本発明による配列において、係数 を生成する際の加算器および減算器エレメントの組合わせ使用がエレメント（＋ ／−作用素）を最少にすることが出来る。それは更に係数に関連する丸め誤差を 、相互に対して作用素を「バランスさせる」ことにより最少にすることが可能で ある。 本発明によって、計算エレメントの必要な数を従来技術による解法と比較して 可成り減少させるように、必要とされる係数について２の累乗の和および／また は差を見つけることによりビット−逐次加算器および減算器エレメントのネット ワークを最適にすることが出来る。例えば、係数精度２０ビットを要する場合、 従来技術による実施では平均で１０個の加算器段が各係数について必要とされる 。本発明による設計では、各係数について３個の加算器および／または減算器段 をもってその係数を実現することが可能である。同時に、必要とされる直列−接 続エレメントの数が特徴的に減少する。本発明の構造によれば、任意の係数が実 現可能である。本発明の更に他の効果は少ない数の論理レベルであり、従って最 大の作動周波数は非常に高い。本発明を集積回路として実現すると、必要とされ るシリコン領域占有は、乗算器ならびにＲＡＭおよびＲＯＭ記憶装置を含む図３ に示したフィルターにより必要とされる領域の半分より少なくなる。 以下において、添付図面に関連して実施態様を例示することにより本発明を説 明するものとする。ここにおいて、 図１は直接−タイプのディジタルＦＩＲフィルターについてのブロック図であ り、 図２は転置ディジタルＦＩＲフィルターについてのブロック図であり、 図３は高速乗算器および記憶装置を備えて実施された従来技術によるディジタ ルフィルターについてのブロック図であり、 図４は４個の係数を伴った本発明によるディジタルフィルターについてのブロ ック図、および 図５はビット−逐次加算器エレメントについてのブロック図である。 さて、本発明に従って実現された４−係数転置ディジタルＦＩＲフィルターを 示す図４を参照するものとする。このフィルターは３個のフィルタリング段の直 列接続を含んで成り、各フィルタリング段は１語（ｚ^-1）の長さを有する遅延ブ ロック５８、５９および６０ならびにその後に接続された加算器エレメント６１ 、６２および６３を含んで構成され、各遅延ブロックの出力信号は対応する加算 器エレメントに加えられ、また各加算器エレメントの出力信号は次の遅延ブロッ クに加えられる。最後の加算器エレメント６３の出力はフィルター全体の出力Ｙ を構成する。 フィルタの２進入力信号Ｘは先ず直列形状で直／並列変換部５１に加えられ、 そこから直列−型シフトレジスタ５２中にそれはコピーされる。シフトレジスタ ５２中にコピーされた数は最少有意ビットＬＳＢの方向に次第に変化させること が出来る。その際にシフトレジスタ５２は、もし数Ｘが２の補数形状であれば、 シフトレジスタ中にコピーされた数のＸ最大有意ビットＭＳＢをシフトレジスタ の最大有意端ＭＳＢに加える。もし、そうでなければゼロが最大有意ビットとし て満たされる。 シフトレジスタ５２は全てのビット位置または所望ビット位置の内容を出力す るための出力を有している。 組合わせエレメントのネットワークは、シフトレジスタ５２の選択された出力 と直列接続されたフィルタリング段５８−６３との間に連結され、これらのフィ ルタリング段は、シフトレジスタ５２の出力ビット、すなわち２の累乗を組み合 わせることによって入力信号Ｘにフィルターのタップ係数ａ₁、ａ₂、ａ₃および ａ₄を乗算するためのものである。このネットワークはビット−直列加算器およ び減算器エレメントを含んで構成され、これらのエレメントはビット−直列算術 を使用し、かつ数レベルに整列されている。本発明の基本的コンセプトに従い、 フィルターについて或る性能基準を考慮に入れて計算エレメントの数を最少にす ることが求められて来たので、同一の計算エレメントが使用されて１個以上の 異なったタップ係数が生成される。図５の代表的な場合において、僅かに５個の ビット−直列算術エレメント５３、５４、５５、５６および５７を使用して４個 の係数が形成される。例えば、減算器エレメント５３の入力はシフトレジスタの ビット位置出力２^-0および２^-3によって提供される。他方、減算器エレメント５ ３の出力値Ｘ−（Ｘ／８）はネットワーク全体の出力値ａ₄ ｘの１個を直接提供 し、そしてこの値を加算器エレメント６３に加え、これは遅延ブロック６０の出 力と共に合計され、そして他方それは中間の結果を形成し、その結果はもう一つ の入力として加算器エレメント５４に加えられる。加算器エレメント５４の他方 の入力はシフトレジスタ５２のビット位置出力２^-5により提供され、そしてエレ メント５４の出力がネットワーク全体について１個の出力値ａ₃ ｘを構成し、前 記値は加算器エレメント６２に加えられて遅延ブロック５９の出力と共に合計さ れる。加算器エレメント５５の入力はシフトレジスタ５２のビット位置出力２^-3 および２^-5により提供される。加算器エレメント５５は小計を形成し、これが加 算器エレメント５６および減算器エレメント５７の双方に加えられる。加算器エ レメント５６の他方の入力はシフトレジスタ５２のビット位置２^-10によって提 供され、そしてエレメント５６の出力はネットワーク全体について１個の出力ａ₁ ｘを構成し、前記値は直列に接続された第一遅延ブロック５８に加えられる。 減算器エレメント５７の他方の入力はシフトレジスタ５２のビット位置出力２^-8 によって提供され、そしてエレメント５７の出力はネットワーク全体について１ 個の出力ａ₂ ｘを構成し、前記値は加算器エレメント６１に加えられて遅延ブロ ック５８の出力と共に合計される。このようにして、図４のフィルターにおいて 、エレメント５３は係数ａ₃およびａ₄双方の計算に関与することになる。同様に 、加算器エレメント５５は係数ａ₁および係数ａ₂の両者を生成することに関与す る。 図４によるフィルターは次の態様で作動する。フィルターの別個である時報信 号の第一の２進数を直／並列変換部５１に対し最初に加え、そこからそれは直列 −型シフトレジスタ５２中に、数Ｘの最少有意ビットがレジスタ５２のビット位 置２^-0に位置するように、コピーされる。直／並列変換部５１およびシフトレジ スタ５２はこのようにして或る種のデュアル・シフトレジスタを構成し、ここに おいて、直／並列変換部５１は緩衝器として利用でき、その中で先行する信号処 理段からの信号が受信可能であるのに対し、シフトレジスタ５２中の数は本発明 のフィルターによって処理される。数Ｘがシフトレジスタ５２中に搭載されてい れば、第一の計算が行われ、その結果として数Ｙの最少有意ビットがフィルター 出力において得られる。その後、数Ｘはシフトレジスタ５２内で１ビット位置右 方へ、すなわち最少有意ビットＬＳＢの方向へ移動され、そして新しい計算が行 われ、フィルター出力において次のより有意ビットの数Ｙが提供される。シフト レジスタ５２内の右方への変化およびその結果としての計算は継続され、所望の 精度が成就されるまでフィルター出力において数Ｙ中に別のビットが提供される 。その後、次の数が直／並列変換部５１からシフトレジスタ５２内に搭載される 。 図５はビット−直列加算器エレメントのブロック図を示している。加算器エレ メントは、１−ビット遅延エレメント６１であって、この代表的な場合には、Ｄ フリップ−フロップにより実現されるものと、加算器６２であって、２個のデー タビットを共に加算し、かつ和および桁上げビットｃ_outを出力するためのもの とを含んで成る。図５中に示される全ての信号は１−ビット信号である、すなわ ちそれらの各々は単一の信号ラインによって実現可能である。 図５中に示される加算器エレメントは次のような態様で作動する。共に合計さ れるべき数は直列形状で加算器６２に加えられ、最少有意ビット（ＬＳＢ）が第 １番目である。２個のビットａおよびｂならびに桁上げビットｃ_inの加算は、結 果として、１個の和ビットsumおよび桁上げビットｃ_cutであって、次のビットと 共に合計するために遅延エレメント６１内に記憶されるものをもたらす。遅延エ レメント６１は２個の逐次ｎ−ビット数の間でリセット・ラインによってリセッ トされる。 ビット−直列減算器エレメントも同様に実現可能である。僅かな相違は、加算 器６２の代わりに減算器が用いられることである。更に、遅延エレメント６１は ２個の逐次ｎ−ビット数の減算の間で値１にセットされる。 図面およびそれらに関する説明は単に本発明の例示を意図するものである。そ れらの詳細において、本発明による方法およびフィルターは添付の請求の範囲の 全領域内で変更可能である。

───────────────────────────────────────────────────── フロントページの続き (71)出願人 フス，ティモ フィンランド、ヨエンスー エフアイエヌ ―80110、キルッコカツ 12 ビー 23 (71)出願人 パヤーレ，エエロ フィンランド、タンペレ エフアイエヌ― 33720、カンヨニンカツ 11 シー 26 (71)出願人 インガルスオ，セッポ フィンランド、タンペレ エフアイエヌ― 33720、オリヴェデンカツ ８ シー 66 (72)発明者 サラメキ，タピオ フィンランド、ピルッカラ エフアイエヌ ―33950、クレータリンクヤ ４ エー (72)発明者 リトニエミ，タパーニ フィンランド、タンペレ エフアイエヌ― 33720、インシネエリンカツ 84 ビー 31 (72)発明者 エエローラ，ヴィレ フィンランド、タンペレ エフアイエヌ― 33310、トーロピンカツ 15 エー ２ (72)発明者 フス，ティモ フィンランド、ヨエンスー エフアイエヌ ―80110、キルッコカツ 12 ビー 23 (72)発明者 パヤーレ，エエロ フィンランド、タンペレ エフアイエヌ― 33720、カンヨニンカツ 11 シー 26 (72)発明者 インガルスオ，セッポ フィンランド、タンペレ エフアイエヌ― 33720、オリヴェデンカツ ８ シー 66

Claims (1)

1. 【特許請求の範囲】 １．減算器および／または加算器エレメントを含んで成るネットワークであっ て、この場合少なくとも２個の異なったタップ係数による乗算に際して少なくと も１個のエレメントが関与するものを用いて乗算を行うことを特徴とする転置デ ィジタルＦＩＲフィルターにおいて、２進入力信号にタップ係数を乗ずるための 方法。 ２．配列が、 フィルターの２進入力信号を受信し、かつ所望ビット位置の内容を出力す る出力を有するための、最少有意ビットの方向に変移し、かつ最大有意ビットを コピーし、あるいはゼロ値を満たすシフトレジスタ（５１、５２）と、 シフトレジスタ（５１、５２）の出力ビットを組み合わせることによって ２進入力信号にＮ＋１個の異なったタップ係数を乗ずるための複数基のビット− 直列減算器および加算器エレメント（５３−５７）であって、前記減算器および ／または加算器エレメントがネットワークを形成し、この場合少なくとも２個の 異なったタップ係数の乗算オペレーションに際して少なくとも１個のエレメント が関与するものとを含んで成ることを特徴とする転置ディジタルＦＩＲフィルタ ーにおいて、２進入力信号にタップ係数（ａ₁、ａ₂、ａ₃、ａ₄）を乗ずるための 配列。 ３．シフトレジスタがデュアル・シフトレジスタ（５１、５２）であることを 特徴とする請求項２記載の配列。 ４．シフトレジスタの第一パートが並／直列変換部（５１）であり、前記変換 部に加えられる数がシフトレジスタの第二パート（５２）内に並列形状で搭載さ れることを特徴とする請求項３記載の配列。 ５．フィルターにおいて必要とされるタップ係数を決定し、 このフィルターのためにタップ係数による乗算を行うビット−直列減算器 および／または加算器エレメントから成るネットワークを設計するが、ここにお いてフィルターのために或る種の性能基準を考慮してエレメントの数を最少とす る結果、エレメントの最大数が１個を超える異なったタップ係数の乗算オペレー ションに際して関与することを特徴とする転置ディジタルフィルターを設計する ための方法。