DE69425565T2 - Verfahren und vorrichtung in einem transponierten digitalen fir-filter zur multiplikation eines binären eingangssignals mit filterkoeffizienten und verfahren zum entwurf eines digitalen transponierten filters - Google Patents

Description

• Die Erfindung betrifft ein Verfahren und eine Vorrichtung in einem transponierten digitalen FIR-Filter für die Multiplikation eines binären Eingangssignals mit Filterkoeffizienten, sowie ein Verfahren zur Konstruktion eines solchen Filters.
• Ein Digitalfilter ist eine Software oder eine speziell entworfene elektronische Schaltung, die diskrete Signalproben verarbeitet, um dieses Signal einer gewünschten Transferfunktionsoperation zu unterziehen. Die Z-Transferfunktion eines digitalen, d. h. zeitdiskreten FIR(Finite Impulse Response)-Filters hat die generische Form:
• wobei H(z) die Transferfunktion des Filters ist, Y(z) und x(z) die Ausgabe bzw. Eingabe des Filters darstellen, ai konstante Koeffizienten, d. h. Filterkoeffizienten, darstellt, und z-i eine Verzögerung von i Taktzyklen darstellt. Die Eigenschaften eines FIR-Filters sind einzig von den Filterkoeffizienten ai abhängig, daher erfordert die Synthetisierung eines zeitdiskreten Filters die Bestimmung dieser Koeffizienten, um einen Filter mit den gewünschten Eigenschaften zu erstellen. Es gibt mehrere Verfahren zur Bestimmung der Koeffizienten. Das nichtrekursive zeitdiskrete Filter gemäß Gleichung (1) wird gewöhnlich als Blockdiagramm dargestellt, wie in Fig. 1 und 2 gezeigt. Fig. 1 stellt ein sogenanntes direktes FIR(Finite Impulse Response)-Filter und Fig. 2 ein transponiertes FIR-Filter dar. Die Filterfunktion gemäß Gleichung (1) kann mit beiden zeitdiskreten Filtern realisiert werden, die vorliegende Erfindung betrifft jedoch ein transponiertes FIR-Filter entsprechend Fig. 2. Wie aus Fig. 1 und 2 ersichtlich, ist das zeitdiskrete Filter als Blockdiagramm dargestellt, wobei quadratische Blöcke 1 die Verzögerung der Information um einen Taktzyklus z&supmin;¹ bewirken, dreieckige Blöcke 2 stehen für Multiplikationsoperationen und Kreise 3 für Addierer.
• Wie bereits erwähnt, sind die Charakteristiken des Filters von den Werten der Filterkoeffizienten ai abhängig. In bestimmten transponierten FIR-Filtern des Standes der Technik wird eine diskrete Multipliziereinheit für jeden Filterkoeffizienten eingesetzt. Der Nachteil dieser Anordnung liegt in der großen Anzahl der erforderlichen Multiplikationseinheiten, die bei einer Realisierung in Form einer integrierten Schaltung eine erhebliche Fläche auf einem Chip belegen, und die aus diesem Grunde teuer sind. Bei einer bekannten Ausführung sind die Filterkoeffizienten einfache Summen von Potenzen von Zwei, d. h. die Koeffizienten sind beschränkt auf die Form 2-a+2-b+2-c. Eine derartige Lösung hat den Nachteil, daß die Möglichkeiten der Realisierung von Koeffizienten beschränkt sind. Diese Beschränkungen können die Verwirklichung der gewünschten Signalverarbeitungsfunktion H(z) erheblich komplizierter gestalten.
• Eine weitere bekannte Lösung beinhaltet den Einsatz eines schnellen Multiplizierers und eines Speichers, um das Filter zu verwirklichen. Eine solche Lösung ist in Fig. 3 dargestellt, in der die erforderlichen Verzögerungen z durch Zwischenspeichern der Werte des Eingangssignals X(z) in einen RAM-Speicher 41 erzeugt werden, und zwar vor dem Anlegen an einen Multiplizierer 42, in dem sie mit bestehenden, aus einem ROM-Speicher erhaltenen Koeffizienten ai multipliziert werden. Danach werden die Multiplikationsresultate an einen Addierer 44 angelegt, in dem sie mit der Filterausgabe Y(z) addiert werden. Der Nachteil einer solchen Lösung liegt in der von dem schnellen Multiplizierer 42 eingenommenen Chip-Fläche. Weitere Nachteile umfassen den Stromverbrauch der Multipliziereinheit 42 und, in gewissen Anwendungen, die elektromagnetische Inter ferenz, die hierdurch in anderen Schaltungsstrukturen erzeugt wird. Darüber hinaus kann mit nur einer Multipliziereinheit aufgrund ihrer begrenzten Geschwindigkeit nur eine begrenzte Anzahl von Koeffizienten ai realisiert werden. Komplexe Strukturen erfordern eine Mehrzahl von Multipliziereinhaiten und eine komplexe Steuerlogik.
• USA 5 025 406 und EP-A-0 492 578 offenbaren Digital-FIR- Filter, die eine bit-parallele Berechnung von Filterkoeffizienten verwenden.
• Ziel der vorliegenden Erfindung ist ein transponiertes digitales FIR-Filter, das sich als integrierte Schaltung mit mehreren Koeffizienten verwirklichen läßt, und zwar so, daß eine wesentlich kleinere Chip-Fläche in der Konfiguration der integrierten Schaltung eingenommen wird als die gemäß der Technologie des Standes der Technik eingenommene Fläche.
• Ein weiteres Ziel der vorliegenden Erfindung ist eine Filterstruktur, die sich für vergleichsweise hohe Taktfrequenzen eignet, weil die Geschwindigkeit der Filterstruktur nicht von der erforderlichen Anzahl von Koeffizienten abhängt.
• Ein weiteres Ziel der vorliegenden Erfindung ist ein digitales Filter, das die automatische Realisierung von willkürlichen Koeffizienten ermöglicht.
• Die vorliegende Erfindung stellt ein Verfahren gemäß dem beigefügten Anspruch 1 bereit, eine Vorrichtung gemäß dem beigefügten Anspruch 2 und ein Verfahren gemäß dem beigefügten Anspruch 5.
• Diese und andere Ziele und Vorteile der Erfindung werden in einem transponierten digitalen FIR-Filter durch ein Verfahren zum Multiplizieren eines binären Eingangssignals mit Filterkoeffizienten erreicht, das erfindungsgemäß dadurch gekennzeichnet ist, daß Multiplikationen durch Einsatz eines Netzwerks von Subtrahier- und/oder Addierelementen ausgeführt werden, in dem wenigstens ein Element an der Multiplikation mit mindestens zwei verschiedenen Filterkoeffizienten mitwirkt.
• Ein weiterer Aspekt der Erfindung ist eine Vorrichtung oder anordnung in einem transponierten digitalen FIR-Filter zum Multiplizieren eines binären Eingangssignals mit Filterkoeffizienten. Die Vorrichtung ist erfindungsgemäß dadurch gekennzeichnet, daß sie ein Schieberegister umfaßt, das in die Richtung des niedrigstwertigen Bits verschiebt und das höchstwertige Bit kopiert oder Nullwerte einfüllt, wobei das Register das binäre Eingangssignal des Filters empfängt und Ausgaben aufweist, um den Inhalt der gewünschten Bit- Positionen auszugeben, und eine Mehrzahl von bit-seriellen Subtrahier- und Addierelementen für die Multiplikation des binären Eingangssignal mit N+1 verschiedenen Filterkoeffizienten durch Kombinieren von Ausgabebits des Schieberegisters. Die Subtrahier- und/oder Addierelemente sind als ein Netzwerk konfiguriert, in dem wenigstens ein Subtrahier- und/oder Addierelement an der Multiplikationsoperation mit wenigstens zwei verschiedenen Filterkoeffizienten beteiligt ist.
• Ein Aspekt der Erfindung ist ein Verfahren zur Konstruktion eines transponierten Digitalfilters. Dieses Verfahren ist gemäß der Erfindung durch Bestimmen der im Filter benötigten Filterkoeffizienten gekennzeichnet und Entwerfen eines Netzwerks von Subtrahier- und/oder Addierelementen für den Filter, die die Multiplikation mit Filterkoeffizienten durchführen, wobei in dem Netzwerk die Anzahl der Elemente unter Berücksichtigung bestimmter Leistungskriterien für den Filter minimiert wird, so daß eine maximale Anzahl von Elementen an der Multiplikationsoperation mit mehr als einem unterschiedlichen Filterkoeffizienten beteiligt ist.
• In der vorliegenden Erfindung werden die Filterkoeffizienten durch Kombinieren von durch Potenzen von Zwei dividierten Zahlen mit bit-seriellen Addier- und/oder Subtrahierelementen realisiert, so daß wenigstens einige der Addier- und/oder Subtrahierelemente zur Realisierung von mehr als einem Koeffizienten eingesetzt werden. Erfindungsgemäß werden alle notwendigen Werte, multipliziert mit Zahlen der Form 2-n, gleichzeitig von einem Schieberegister erhalten. Anders ausgedrückt kann die "Partialsumme" oder "Partialdifferenz", die von einem spezifischen Element erzeugt wird, in der nächsten Stufe des Netzwerks von Addier- und/oder Subtrahierelementen gleichzeitig zur Erzeugung von mehreren Koeffizienten genutzt werden. Weiterhin ermöglicht in der erfindungsgemäßen Vorrichtung der kombinierte Einsatz von Addier- und Subtrahierelementen bei der Erzeugung der Koeffizienten eine Minimierung der Anzahl der Elemente (+/-Operatoren). Es ist weiterhin möglich, den Rundungsfehler in Bezug auf die Koeffizienten durch "Ausbalancieren" der Operatoren gegeneinander zu minimieren.
• Durch die Erfindung kann das Netz von bit-seriellen Addier- und Subtrahierelementen durch Finden der Summe und/oder Differenz der Potenzen von Zwei für die erforderlichen Koeffizienten optimiert werden, so daß die erforderliche Anzahl der Rechenelemente im Vergleich zu den Lösungen des Standes der Technik erheblich reduziert wird. Falls z. B. eine Koeffizientengenauigkeit von 20 Bits erforderlich ist, sind in der Ausführung gemäß dem Stand der Technik im Durchschnitt zehn Addierstufen für jeden Koeffizienten erforderlich. Bei der erfindungsgemäßen Konstruktion ist es möglich, die Koeffizienten mit drei Addierer- und/oder Subtrahiererstufen für jeden Koeffizienten zu realisieren. Gleichzeitig ist die Anzahl der seriengeschalteten Elemente wesentlich reduziert. Mit der erfindungsgemäßen Bauweise können willkürliche Koeffizienten verwirklicht werden. Ein weiterer Vorteil der Erfindung ist eine niedrige Anzahl von logischen Stufen; damit ist die maximale Betriebsfreguenz sehr hoch. Bei Ausführung der Erfindung als integrierte Schaltung beträgt die erforderliche Belegung der Silizium- Fläche weniger als die Hälfte der von dem in Fig. 3 gezeigten Filter benötigten Fläche, der einen Multiplizierer und RAM- sowie ROM-Speicher enthält.
• Im folgenden wird die Erfindung anhand der Erläuterung dienender Ausführungen und unter Bezug auf die beigefügten Zeichnungen beschrieben. Die Zeichnungen zeigen:
• Fig. 1: ein Blockdiagramm eines direkten digitalen FIR- Filters,
• Fig. 2: ein Blockdiagramm eines transponierten digitalen FIR-Filters,
• Fig. 3: ein Blockdiagramm eines Digitalfilters gemäß dem Stand der Technik, der mit einem schnellen Multiplizierer und Speichern ausgerüstet ist,
• Fig. 4: ein Blockdiagramm eines digitalen Filters der Erfindung mit vier Koeffizienten, und
• Fig. 5: ein Blockdiagraznm eines bit-seriellen Addierelementes.
• Im folgenden wird Bezug genommen auf Fig. 4, in der ein transponierter Digital-FIR-Filter mit vier Koeffizienten gezeigt ist, der gemäß der Erfindung ausgeführt wurde. Der Filter umfaßt eine Serienschaltung von drei Filterstufen, wobei jede Filterstufe einen Verzögerungsblock 58, 59 und 60 mit der Länge eines Wortes (z&supmin;¹) und ein nachgeschaltetes Addierelement 61, 62 und 63 umfaßt, wobei das Ausgabesignal jedes Verzögerungsblocks an das entsprechende Addierelement und das Ausgabesignal jedes Addierelementes an den nächsten Verzögerungsblock angelegt wird. Die Ausgabe des letzten Addierelementes 63 stellt die Ausgabe Y des ganzen Filters dar.
• Das binäre Eingangssignal X des Filters wird zuerst in serieller Form in einen seriell/parallel-Umwandler 51 eingegeben, von wo aus es in ein serielles Schieberegister 52 kopiert wird. Die in das Schieberegister 52 kopierte Zahl kann bit-seriell in Richtung des niedrigstwertigen Bit LSB verschoben werden. Danach addiert das Schieberegister 52 das X höchstwertige Bit MSB [most significant bit] der in das Schieberegister kopierten Zahl zu dem höchstwertigen endständigen MSB des Schieberegisters, falls die Zahl X die Zweierkomplement-Form aufweist. Anderenfalls werden Nullen als die höchstwertigen Bits eingefügt.
• Das Schieberegister 52 weist Ausgaben auf zum Ausgeben des Inhaltes von allen Bitpositionen oder der gewünschten Bitpositionen.
• Ein Netz von Kombinationselementen ist zwischen die ausgewählten Ausgaben des Schieberegisters 52 und den seriengeschalteten Filterstufen 58-63 zum Multiplizieren des Eingangssignals X mit den Filterkoeffizienten a&sub1;, a&sub2;, a&sub3; und a&sub4; des Filters durch Kombination der Ausgangsbits des Schieberegisters 52, d. h. der Potenzen von Zwei, geschaltet. Das Netzwerk umfaßt bit-serielle Addier- und Subtrahierelementa, die bit-serielle Arithmetik anwenden und in mehreren Stufen angeordnet sind. Gemäß der der Erfindung zugrundeliegenden Idee wurde beabsichtigt, die Zahl der Rechenelemente unter Berücksichtigung gewisser für den Filter geltenden Leistungskriterien zu minimieren, so daß die gleichen Rechenelemente zur Erzeugung von mehr als einem unterschiedlichen Filterkoeffizienten eingesetzt werden. In dem Beispielfall von Fig. 4, werden vier Koeffizienten unter Einsatz von nur fünf bit-seriellen arithmetischen Elementen 53, 54, 55, 56 und 57 gebildet. So werden z. B. die Eingänge des Subtrahierelementes 53 mit Bit-Positiokisausgaben 2&supmin;&sup0; und 2&supmin;³ des Schieberegisters versorgt. Einerseits stellt der Ausgabewert X-(X/8) des Subtrahierelementes 53 direkt einen der Ausgabewerte a&sub4;x des gesamten Netzes und wird dieser Wert an das Addierelement 63 angelegt, um mit der Ausgabe des Verzögerungsblocks 60 zusammenaddiert zu werden, andererseits bildet er ein Zwischenergebnis, das als eine weitere Eingabe in das Addierelement 54 eingegeben wird. Die andere Eingabe des Additionselementes 54 wird von der Bitpositionsausgabe 25 des Schieberegisters 52 gestellt, und die Ausgabe des Elementes 54 stellt einen Ausgabewert a3x des gesamten Netzwerkes dar, wobei dieser Wert in das Additionselement 62 eingegeben wird, um mit der Ausgabe des Verzögerungsblocks 59 addiert zu werden. Die Eingänge des Addierelementes 55 werden von den Bitpositionsausgaben 23 und 25 des Schieberegisters 52 gestellt. Das Addierelement 55 bildet eine Zwischensumme, die sowohl an das Addierelament 56 als auch an das Subtrahierelement 57 angelegt wird. Die andere Eingabe des Addierelementes 56 wird durch die Bitposition 21º des Schieberegisters 52 gestellt, und die Ausgabe des Elementes 56 stellt eine Ausgabe a&sub1;x des gesamten Netzwerks dar, wobei dieser Wert in den ersten seriengeschalteten Verzögerungsblock 58 eingegeben wird. Die andere Eingabe des Subtrahierelementes 57 wird durch die Bitpositionsausgabe 2&supmin;&sup8; des Schieberegisters 52 gestellt, und die Ausgabe des Elementes 57 stellt eine Ausgabe a&sub2;x des gesamten Netzas dar, wobei dieser Wert in das Additionselement 61 eingegeben wird, um mit der Ausgabe des Verzögerungsblocks 58 addiert zu werden. In dem Filter gemäß Fig. 4 ist daher das Element 53 an der Berechnung sowohl des Koeffizienten a&sub3; wie auch des Koeffizienten ad beteiligt. Ebenso ist das Additionselement 55 an der Erzeugung sowohl des Koeffizienten a&sub1; als auch des Koeffizienten a&sub2; beteiligt.
• Der Filter gemäß Fig. 4 operiert in der folgenden Weise. Die erste Binärzahl des zeitdiskreten Signals des Filters wird zunächst in den seriell/parallel-Umwandler oder -Konverter 51 eingegeben, von wo aus sie in das serielle Schieberegister 52 so eingegeben wird, daß das niedrigstwertige Bit der Zahl X in der Bitposition 20 des Registers 52 positioniert wird. Der seriell/parallel-umwandler 51 und das Schieberegister 52 stellen somit eine Art duales Schieberegister dar, in dem der seriell/parallel-Umwandler 51 als ein Zwischenspeicher dient, in dem das von der vorher gehenden Signalverarbeitungsstufe kommende Signal empfangen werden kann, während die Zahl im Schieberegister 52 von dem erfindungsgemäßen Filter verarbeitet wird. Wenn die Zahl X in das Schieberegister 52 geladen wurde, wird die erste Berechnung ausgeführt, als deren Ergebnis das niedrigstwertige Bit der Zahl Y am Filterausgang erhalten wird. Danach wird die Zahl X im Schieberegister 52 um eine Bitposition nach rechts, d. h. in Richtung des niedrigstwertigen Hits LSB [least significant bit], verschoben und eine neue Berechnung durchgeführt um das nächsthöherwertige Bit der Zahl Y am Filterausgang zu erhalten. Die Verschiebungen nach rechts im Schieberegister 52 und die resultierenden Berechnungen werden fortgesetzt, wodurch weitere Bits der Zahl Y am Filterausgang bereitgestellt werden, bis die gewünschte Genauigkeit erreicht ist. Danach wird die nächste Zahl aus dem seriell/parallel-Umwandler 51 in das Schieberegister 52 geladen.
• Fig. 5 zeigt ein Blockdiagramm eines bit-seriellen Addierelementes. Das Addierelement umfaßt ein Ein-Bitverzögerungselement 61, das in diesem Beispielfall durch einen D-Flip-Flop verwirklicht ist, sowie einen Addierer 62, der zwei Datenbits addiert und eine Suanne sowie ein tibertragsbit c~t ausgibt. Alle in Fig. 5 dargestellten · Signale sind Ein-Bit-Signale, d. h. jedes Signal kann mit einer einzigen Signalleitung realisiert werden.
• Das in Fig. 5 dargestellte Addierelement funktioniert in der folgenden Weise. Die zu addierenden Zahlen werden seriell in den Addierer 62 eingegeben, wobei das niedrigstwertige Bit (LSB) das erste ist. Die Addition von zwei Bits a und b und eines tibertragsbits cin ergibt als Ergebnis ein Summenbit sum und ein Ubertragsbit cout, letzteres wird in dem Verzögerungselement 61 zur Addition der nächsten Bits gespeichert. Das Verzögerungselement 61 wird zwischen der Addition von zwei aufeinanderfolgenden n-Bit-Zahlen mit Hilfe der Rücksetzungsleitung zurückgesetzt.
• Das bit-serielle Subtrahierelement kann in ähnlicher Weise verwirklicht werden. Der einzige Unterschied besteht darin, daß anstelle eines Addierers 62 ein Subtrahierer eingesetzt wird. Darüber hinaus wird das Verzögerungselement 61 zwischen der Subtraktion von zwei aufeineanderfolgenden n-Bit- Zahlen auf den Wert 1 gesetzt.
• Die Zeichnungen sowie die sich auf diese beziehende Beschreibung sind lediglich als Erläuterung der vorliegenden Erfindung, wie sie durch die beigefügten Ansprüche definiert ist, zu verstehen.

Claims (5)

1. Verfahren zur Multiplikation eines binären Eingangssignals mit Filterkoeffizienten in einem transponierten digitalen FIR-Filter, gekennzeichnet durch

bitweises Verschieben des binären Eingangssignals in Richtung des niedrigstwertigen Bits in einem Schieberegister,

Ausgabe der Inhalte aller oder von gewünschten Bitpositionen,

Kombination der ausgegebenen Inhalte des Schieberegisters durch ein Netz von bitseriellen Subtrahier- und/oder Addierelementen, um die Multiplikation des binären Signals mit den Filterkoeffizienten zu bewirken, wobei mindestens ein Element des Netzes an der Durchführung der Multiplikationsoperation mit mindestens zwei verschiedenen Filterkoeffizienten mitwirkt.

2. Vorrichtung zur Multiplikation eines binären Eingangssignals mit Filterkoeffizienten (a&sub1;, a&sub2;, a&sub3;, a&sub4;) in einem transponierten digitalen FIR-Filter, dadurch gekennzeichnet, daß die Vorrichtung umfaßt

ein Schieberegister (51, 52), das in die Richtung des niedrigstwertigen Bits verschiebt und das höchstwertige Bit kopiert oder Nullwerte einsetzt, wobei das Schieberegister zum Empfang des binären Eingangssignals des Filters dient und Ausgaben aufweist, um den Inhalt der gewünschten Bitpositionen auszugeben,

eine Mehrzahl von bitseriellen Subtrahier- und Addierelementen (53-57), um die Multiplikation des binären Eingangssignals mit N+1 verschiedenen Filterkoeffizienten zu bewirken, indem Ausgabebits des Schieberegisters (51, 52) kombiniert werden, wobei besagte Subtrahier- und/oder Addierelemente ein Netz bilden, in dem mindestens ein Element an der Durchführung der Multiplikationsoperation mit mindestens zwei verschiedenen Filterkoeffizienten mitwirkt.

3. Vorrichtung gemäß Anspruch 2, dadurch gekennzeichnet, daß das Schieberegister ein duales Schieberegister ist (51, 52).

4. Vorrichtung gemäß Anspruch 3, dadurch gekennzeichnet, daß der erste Teil des Schieberegisters ein parallel/seriell-Umwandler (51) ist, wobei die Zahl, die an besagtem Umwandler eingegeben wird, in paralleler Form in den zweiten Teil (52) des Schieberegisters geladen wird.

5. Verfahren zur Konstruktion eines transponierten digitalen Filters, gekennzeichnet durch

die Bestimmung der im Filter benötigten Koeffizienten und das Finden der Summe oder Differenz der Potenzen von Zwei, die zur Darstellung jedes Koeffizienten benötigt wird,

die Konstruktion eines bitseriellen Schieberegisters für den Filter zum Speichern von Filtereingabewerten, und

eines Netzes von bitseriellen Subtrahier- und/oder Addierelementen, die die Multiplikation der Ausgaben des besagten Schieberegisters mit Filterkoeffizienten durchführen, welche auf besagter Summe oder Differenz der Potenzen von Zwei basieren, die für jeden Koeffizienten gefunden wurde, wobei die Anzahl der Elemente minimiert wird unter Berücksichtigung bestimmter Leistungskriterien für den Filter, so daß eine maximale anzahl von Elementen an der Durchführung der Multiplikationsoperation mit mehr als einem unterschiedlichen Filterkoeffizienten mitwirkt.