KR102035935B1 - 유한 임펄스 응답 필터 액셀러레이터 - Google Patents

유한 임펄스 응답 필터 액셀러레이터 Download PDF

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Abstract

유한 임펄스 응답 필터 액셀러레이터는, 제 1 데이터 버퍼 내지 제 N 데이터 버퍼의 N개의 데이터 버퍼를 각각 포함하는, 제 1 유한 임펄스 응답 필터 내지 제 M 유한 임펄스 응답의 필터 M개의 유한 임펄스 응답 필터; M개의 필터 외부 가산기; 및 상기 M개의 필터 외부 가산기 중 대응하는 필터 외부 가산기의 출력을 입력받아, 대응하는 필터 외부 가산기의 출력을 선택하여 각각 출력할 수 있는 M개의 멀티플렉서;를 포함하되, 상기 M개의 필터 외부 가산기 각각은, 상기 M개의 유한 임펄스 응답 필터 중 하나의 유한 임펄스 응답 필터의 출력과 상기 M개의 멀티플렉서 중 하나의 멀티플렉서의 출력을 각각 가산하여 출력한다.

Description

유한 임펄스 응답 필터 액셀러레이터{FINITE IMPULSE RESPONSE FILTER ACCELERATOR}
본 발명은 하드웨어 엔진인 액셀러레이터에 의해 구현된 유한 임펄스 응답 필터 액셀러레이터에 관한 것이다.
잡음 신호 또는 인접 신호 등과 같은 주변 신호를 제거하여 원하는 신호만을 수신하기 위해 특정 주파수를 거르거나 통과시키는 역할로 필터가 사용된다. 유한 임펄스 응답 필터(Finite Impulse Response Filter)는 이러한 기능을 하는 디지털 필터의 한 종류로, 통신 시스템에서는 다양한 종류의 유한 임펄스 응답 필터가 많이 사용된다.
일반적인 유한 임펄스 응답 필터는, 탭(Tap) 수만큼의 곱셈과 덧셈 연산이 수행되어야 한다. 이를 소프트웨어로 구현할 경우 많은 밉스(Mips)가 소요됨을 예상할 수 있고, 여러 개의 유한 임펄스 응답 필터를 동시에 사용해야 하는 시스템에서는 하드웨어 엔진(Hardware Engine)인 액셀러레이터(Accelerator)로 구현하여 밉스를 줄이는 것을 고려해볼 수 있다.
주의할 점은, 액셀러레이터의 경우 불필요한 자원(Resource)이 되면 안되기 때문에 그 활용성을 고려하여 최적화된 구조로 설계되어야 한다.
국내공개특허공보 제1997-0013671호 : 램을 이용한 다중채널 유한 임펄스 응답 필터(1997년03월29일 공개). 국내공개특허공보 제1996-0702212호 : 교차형디지탈유한임펄스응답필터에서이진입력신호를탭계수와승산시키는방법및회로배열과교차형디지탈필터의설계방법(1996년03월28일 공개).
본 발명은 전술한 바와 같은 기술적 과제를 해결하는 데 목적이 있는 발명으로서, 다수의 유한 임펄스 응답 필터를 다양하게 그룹화 할 수 있고, 필터 계수의 설정에 의해 다양한 탭수로 각각의 유한 임펄수 응답 필터를 이용 가능한 유한 임펄스 응답 필터 액셀러레이터를 제공하는 것에 그 목적이 있다.
본 발명의 유한 임펄스 응답 필터 액셀러레이터는, 제 1 데이터 버퍼 내지 제 N 데이터 버퍼의 N개의 데이터 버퍼를 각각 포함하는, 제 1 유한 임펄스 응답 필터 내지 제 M 유한 임펄스 응답 필터의 M개의 유한 임펄스 응답 필터; M개의 필터 외부 가산기; 및 상기 M개의 필터 외부 가산기 중 대응하는 필터 외부 가산기의 출력을 입력받아, 대응하는 필터 외부 가산기의 출력을 선택하여 각각 출력할 수 있는 M개의 멀티플렉서;를 포함하되, 상기 M개의 필터 외부 가산기 각각은, 상기 M개의 유한 임펄스 응답 필터 중 하나의 유한 임펄스 응답 필터의 출력과 상기 M개의 멀티플렉서 중 하나의 멀티플렉서의 출력을 각각 가산하는 것을 특징으로 한다.
아울러, 제 2 유한 임펄스 응답 필터 내지 상기 제 M 유한 임펄스 응답 필터 중 제 K 유한 임펄스 응답 필터가 사용될 경우 상기 제 K 유한 임펄스 응답 필터는 제 K-1 유한 임펄스 응답 필터의 출력 또는 외부 신호를 입력받고, 상기 제 1 유한 임펄스 응답 필터가 사용될 경우 상기 제 1 유한 임펄스 응답 필터는 상기 제 M 유한 임펄스 응답 필터의 출력 또는 외부 신호를 입력받는다.
바람직하게는, 상기 M개의 멀티플렉서 각각은, 각각의 선택 신호를 이용하여, 해당 멀티플렉서로 입력을 제공하는 필터 외부 가산기로 입력하는 유한 임펄스 응답 필터와 후단의 유한 임펄스 응답 필터를 그룹화하여 사용할 수 있도록 한다.
또한, 상기 M개의 필터 외부 가산기 중 제 2 필터 외부 가산기 내지 제 M 필터 외부 가산기는, 상기 M개의 멀티플렉서 중 제 K-1 멀티플렉서의 출력과 상기 M개의 유한 임펄스 응답 필터 중 제 K 유한 임펄스 응답 필터의 출력을 가산한다. 아울러, 상기 M개의 필터 외부 가산기 중 제 1 필터 외부 가산기는, 상기 M개의 멀티플렉서 중 제 M 멀티플렉서의 출력과 상기 제 1 유한 임펄스 응답 필터의 출력을 가산하는 것을 특징으로 한다.
바람직하게는, 상기 M개의 멀티플렉서는 각각, 해당 선택 신호를 이용하여, 상기 M개의 필터 외부 가산기 중 대응하는 필터 외부 가산기의 출력을 선택하여 출력하거나 '0'을 출력할 수 있는 것을 특징으로 한다.
아울러, 상기 M개의 필터 외부 가산기의 출력이, 상기 유한 임펄스 응답 필터 액셀러레이터의 출력이 된다.
또한, 상기 M개의 유한 임펄스 응답 필터는 각각, 필터 계수를 이용하여, 상기 N개의 데이터 버퍼 중 적어도 일부를 사용할 수 있도록 하거나 상기 N개의 데이터 버퍼 모두를 사용할 수 없도록 할 수 있다. 아울러, 상기 M개의 유한 임펄스 응답 필터는 각각, 상기 제 1 데이터 버퍼 내지 제 N-1 데이터 버퍼 중 제 L 데이터 버퍼의 출력이, 제 L+1 데이터 버퍼의 입력으로 입력된다.
또한, 상기 M개의 유한 임펄스 응답 필터는 각각, 상기 제 1 데이터 버퍼 내지 상기 제 N 데이터 버퍼 출력 각각과, 해당 데이터 버퍼의 필터 계수를 각각 곱하는 N개의 곱셈기; 및 상기 N개의 곱셈기의 출력을 가산하는 필터 내부 가산기;를 더 포함하되, 상기 필터 내부 가산기의 출력이, 상기 M개의 유한 임펄스 응답 필터 각각의 출력이 되는 것을 특징으로 한다.
본 발명의 유한 임펄스 응답 필터 액셀러레이터에 따르면, 다수의 유한 임펄스 응답 필터를 다양하게 그룹화 할 수 있고, 필터 계수의 설정에 의해 다양한 탭수로 각각의 유한 임펄수 응답 필터를 이용 가능하다.
도 1은 본 발명의 바람직한 일실시예에 따른 유한 임펄스 응답 필터 액셀러레이터의 구성도.
도 2는 유한 임펄스 응답 필터의 구성도.
도 3은 다양한 조합에 의한 본 발명의 유한 임펄스 응답 필터 액셀러레이터의 사용 설명도.
이하, 첨부된 도면을 참조하면서 본 발명의 실시예에 따른 유한 임펄스 응답 필터 액셀러레이터에 대해 상세히 설명하기로 한다.
본 발명의 하기의 실시예는 본 발명을 구체화하기 위한 것일 뿐 본 발명의 권리 범위를 제한하거나 한정하는 것이 아님은 물론이다. 본 발명의 상세한 설명 및 실시예로부터 본 발명이 속하는 기술 분야의 전문가가 용이하게 유추할 수 있는 것은 본 발명의 권리 범위에 속하는 것으로 해석된다.
먼저, 도 1은 본 발명의 바람직한 일실시예에 따른 유한 임펄스 응답 필터 액셀러레이터(100)의 구성도를 나타낸다.
도 1로부터 알 수 있는 바와 같이, 본 발명의 바람직한 일실시예에 따른 유한 임펄스 응답 필터 액셀러레이터(100)는, M개의 유한 임펄스 응답 필터(10_1, 10_2, 10_M), M개의 필터 외부 가산기(20_1, 20_2, 20_M) 및 M개의 멀티플렉서(30_1, 30_2, 30_M)를 포함한다.
M개의 유한 임펄스 응답 필터(10_1, 10_2, 10_M)는, 제 1 유한 임펄스 응답 필터(10_1) 내지 제 M 유한 임펄스 응답 필터(10_M)를 포함한다.
도 2는 유한 임펄스 응답 필터(10_1, 10_2, 10_M)의 구성도를 나타낸다.
M개의 유한 임펄스 응답 필터(10_1, 10_2, 10_M)는 모두, 동일하게 도 2와 같은 구성에 의해 구현될 수 있다.
도 2로부터 알 수 있는 바와 같이, 유한 임펄스 응답 필터(10_1, 10_2, 10_M)는, N개의 데이터 버퍼(B_1, B_2, B_N), N개의 곱셉기(M_1, M_2, M_N) 및 필터 내부 가산기(S)를 포함한다.
N개의 데이터 버퍼(B_1, B_2, B_N)는, 제 1 데이터 버퍼(B_1) 내지 제 N 데이터 버퍼(B_N)의 N개의 데이터 버퍼(B_1, B_2, B_N)를 포함한다. 아울러, 제 1 데이터 버퍼(B_1) 내지 제 N-1 데이터 버퍼 중 제 L 데이터 버퍼의 출력이, 제 L+1 데이터 버퍼의 입력으로 입력된다. 즉, N개의 데이터 버퍼(B_1, B_2, B_N)는, 병렬로 연결된 것을 특징으로 한다.
N개의 곱셉기(M_1, M_2, M_N)는, 제 1 데이터 버퍼((B_1) 내지 제 N 데이터 버퍼(B_N) 출력 각각과 해당 데이터 버퍼의 필터 계수(C_1, C_2, C_N)를 각각 곱하는 역할을 한다. 즉, 유한 임펄스 응답 필터(10_1, 10_2, 10_M)는, 입력받은 필터 계수(C_1, C_2, C_N)를 이용하여, N개의 데이터 버퍼(B_1, B_2, B_N) 중 적어도 일부를 사용할 수 있도록 하거나 N개의 데이터 버퍼(B_1, B_2, B_N) 모두를 사용할 수 없도록 할 수 있다. 예를 들어, 제 1 데이터 버퍼(B_1) 내지 제 N-1 데이터 버퍼의 필터 계수(C_1, C_2, C_N-1)가 '1'이고, 제 N 데이터 버퍼의 필터 계수(C_N)가 '0'인 경우, 해당 유한 임펄스 응답 필터(10_1, 10_2, 10_M)는 N-1개의 데이터 버퍼를 사용할 수 있다. 즉, 해당 유한 임펄스 응답 필터(10_1, 10_2, 10_M)는 N-1개의 탭(Tap) 필터로 동작하게 된다. 만약 16개의 데이터 버퍼를 구비한 16 탭 필터의 16번째 데이터 버퍼를 위한 필터 계수(C_1, C_2, C_N)가 '0'으로 설정되면, 해당 유한 임펄스 응답 필터(10_1, 10_2, 10_M)는, 15 탭 필터로 동작할 수 있다.
필터 내부 가산기(S)는, N개의 곱셈기(M_1, M_2, M_N)의 출력을 가산하는 역할을 한다. 필터 내부 가산기(S)의 출력이, M개의 유한 임펄스 응답 필터(10_1, 10_2, 10_M) 각각의 출력이 된다.
M개의 필터 외부 가산기(20_1, 20_2, 20_M)는, 제 1 필터 외부 가산기(20_1) 내지 제 M 필터 외부 가산기(20_M)를 포함한다. 아울러, M개의 필터 외부 가산기(20_1, 20_2, 20_M) 각각은, M개의 유한 임펄스 응답 필터(10_1, 10_2, 10_M) 중 하나의 유한 임펄스 응답 필터의 출력과 M개의 멀티플렉서(30_1, 30_2, 30_M) 중 하나의 멀티플렉서의 출력을 각각 가산하는 역할을 한다. M개의 필터 외부 가산기(20_1, 20_2, 20_M)의 출력(FO_1, FO_2, FO_M)이, 본 발명의 유한 임펄스 응답 필터 액셀러레이터(100)의 출력이 된다.
아울러, M개의 멀티플렉서(30_1, 30_2, 30_M)는, 제 1 멀티플렉서(30_1) 내지 제 M 멀티플렉서(30_M)를 포함한다. M개의 멀티플렉서(30_1, 30_2, 30_M)는 각각, M개의 필터 외부 가산기(20_1, 20_2, 20_M) 중 대응하는 필터 외부 가산기(20_1, 20_2, 20_M)의 출력을 각각 선택하여 출력할 수 있다. M개의 멀티플렉서(30_1, 30_2, 30_M) 각각은, 해당 선택 신호(SEL_1, SEL_2, SEL_M)를 이용하여, 대응하는 필터 외부 가산기(20_1, 20_2, 20_M)의 출력을 선택하여 출력하거나 '0'을 출력할 수도 있다. 즉, 해당 선택 신호(SEL_1, SEL_2, SEL_M)에 '1' 또는 '0'을 입력하여, 대응하는 필터 외부 가산기(20_1, 20_2, 20_M)의 출력을 선택하여 출력하거나 '0'을 출력할 수 있다. 해당 선택 신호(SEL_1, SEL_2, SEL_M)의 입력이 '0'이 되면, 해당 멀티플렉서와 후단의 유한 임펄스 응답 필터의 그룹화가 되지 않는다. 또한, 해당 선택 신호(SEL_1, SEL_2, SEL_M)의 입력이 '1'이 되면, 해당 멀티플렉서와 후단의 유한 임펄스 응답 필터의 그룹화가 된다. 아울러, 해당 선택 신호(SEL_1, SEL_2, SEL_M)에 어떤 신호도 입력되지 않으면, 해당 선택 신호(SEL_1, SEL_2, SEL_M)에 입력하는 해당 필터 외부 가산기(20_1, 20_2, 20_M)로 입력하는 멀티플렉서(30_1, 30_2, 30_M)가 사용될 수 없다. 정리하자면, M개의 멀티플렉서(30_1, 30_2, 30_M)는, 각각의 선택 신호(SEL_1, SEL_2, SEL_M)를 이용하여, 해당 멀티플렉서로 입력을 제공하는 필터 외부 가산기로 입력하는 유한 임펄스 응답 필터와 후단의 유한 임펄스 응답 필터를 그룹화하여 사용할 수 있도록 한다. 결국, M개의 멀티플렉서(30_1, 30_2, 30_M)의 출력은, 해당 멀티플렉서(30_1, 30_2, 30_M)의 이전 단계까지의 그룹화된 유한 임펄스 응답 필터의 출력을 합한 결과를 다음 단계의 필터 외부 가산기로 전달하게 된다.
제 2 유한 임펄스 응답 필터 내지 제 M 유한 임펄스 응답 필터(10_M) 중 제 K 유한 임펄스 응답 필터가 사용될 경우, 제 K 유한 임펄스 응답 필터는 제 K-1 유한 임펄스 응답 필터의 출력 또는 외부 신호를 입력받는다. 제 K-1 유한 임펄스 응답 필터의 출력을 제 K 유한 임펄스 응답 필터가 입력받는 경우에는, 제 K-1 유한 임펄스 응답 필터와 제 K 유한 임펄스 응답 필터가 하나로 그룹화 되어 사용되는 경우이다. 아울러, 제 K 유한 임펄스 응답 필터가 외부 신호를 입력받는 경우에는, 제 K 유한 임펄스 응답 필터가 하나로 그룹화된 유한 임펄스 응답 필터의 선두에 올 경우이다.
아울러, 제 1 유한 임펄스 응답 필터(10_1)가 사용될 경우, 제 1 유한 임펄스 응답 필터(10_1)는 제 M 유한 임펄스 응답 필터(10_M)의 출력 또는 외부 신호를 입력받는다. 즉, 제 1 유한 임펄스 응답 필터(10_1)는 제 M 유한 임펄스 응답 필터(10_M)가 하나로 그룹화 되어 사용되면, 제 1 유한 임펄스 응답 필터(10_1)는 제 M 유한 임펄스 응답 필터(10_M)의 출력을 입력받는다. 제 1 유한 임펄스 응답 필터(10_1)가 외부 신호를 입력받는 경우에는, 제 1 유한 임펄스 응답 필터(10_1)를 포함하는 하나의 그룹화된 유한 임펄스 응답 필터의 선두에 제 1 유한 임펄스 응답 필터(10_1)가 올 경우이다.
또한, M개의 필터 외부 가산기(20_1, 20_2, 20_M) 중 제 2 필터 외부 가산기 내지 제 M 필터 외부 가산기(20_M)는, M개의 멀티플렉서(30_1, 30_2, 30_M) 중 제 K-1 멀티플렉서의 출력과 M개의 유한 임펄스 응답 필터(10_1, 10_2, 10_M) 중 제 K 유한 임펄스 응답 필터의 출력을 가산한다. 아울러, M개의 필터 외부 가산기(20_1, 20_2, 20_M) 중 제 1 필터 외부 가산기는, M개의 멀티플렉서(30_1, 30_2, 30_M) 중 제 M 멀티플렉서(30_1, 30_2, 30_M)의 출력과 제 1 유한 임펄스 응답 필터의 출력을 가산하는 역할을 한다.
상술한 본 발명의 유한 임펄스 응답 필터 액셀러레이터(100)의 구체적인 응용예에 대해 하기에 설명하기로 한다.
만약 N이 '16'이고, M이 '8'인 경우를 가정해 보자.
이 경우 본 발명의 유한 임펄스 응답 필터 액셀러레이터(100)는, 16-탭(tap)의 유한 임펄스 응답 필터 8개로 구성되어 있고, 최대 128-탭까지 연결하여 사용할 수 있다. 어떤 조합이든 그룹화(Grouping)하여 사용 가능하기 때문에, 128-탭 이하의 필터는 무엇이든 만들어서 사용할 수 있다. 또한, 필터 계수(C_1, C_2, C_N)는 외부에서 프로그래머블(Programmhable)하여 입력 가능하기 때문에 필터가 16-탭의 배수가 아니더라도 문제없이 동작 가능하다.
아울러, 원하는 대로 그룹화하여 사용하다 보면 제 1 유한 임펄스 응답 필터(10_1)와 제 M 유한 임펄스 응답 필터(10_M)만 남게 되는 경우가 발생할 수 있는데, 이 경우에도 낭비가 없도록 제 1 유한 임펄스 응답 필터(10_1)와 제 M 유한 임펄스 응답 필터(10_M)를 연결하여 사용할 수 있는 루프(Loop) 형태로 구현할 수 있다. 예를 들어, 제 1 유한 임펄스 응답 필터(10_1)와 제 M 유한 임펄스 응답 필터(10_M)만 남아있는 상태에서 32-탭 필터가 필요한 경우 문제없이 연결하여 사용할 수 있다.
이러한 특성들을 이용하면 본 발명의 유한 임펄스 응답 필터 액셀러레이터(100)의 하기와 같이 효율적인 운영이 가능하다.
- 사용 가능한 탭 수 : M×N
- 사용 가능한 필터 수 : N
- 동작 방법
(1) 해당 유한 임펄스 응답 필터의 선택 신호(SEL_1, SEL_2, SEL_M)가 '1'이면, 해당 유한 임펄스 응답 필터 FIFO data는 다음 유한 임펄스 응답 필터의 FIFO로 시프트(Shift)된다.
(2) M×N-탭 보다 작은 탭의 사용을 원할 경우, 마지막 유한 임펄스 응답 필터에서 나머지 필터 계수(C_1, C_2, C_N)값을 '0'으로 넣으면 된다.
예를 들면, N이 '16'이고, M이 '8'이고, 47-탭 사용을 원할 경우,
제 1 멀티플렉서(30_1)의 선택 신호(SEL_1)는 '1', 제 2 멀티플렉서(30_2)의 선택 신호(SEL_2)는 '1', 제 3 멀티플렉서의 선택 신호는 '0'으로 설정되고, 제 3 유한 임펄스 응답 필터의 제 N 데이터 버퍼(B_N)의 필터 계수(C_N)를 '0'으로 설정하면 된다.
도 3은 다양한 조합에 의한 본 발명의 유한 임펄스 응답 필터 액셀러레이터(100)의 사용 설명도를 나타낸다.
상술한 바와 같이, 본 발명의 유한 임펄스 응답 필터 액셀러레이터(100)는 병렬 처리가 가능한 구조로 설계되었기 때문에 동시에 여러 개의 유한 임펄스 응답 필터(10_1, 10_2, 10_M) 처리가 가능하다. 따라서 DSP의 밉스(Mips)를 절대적으로 줄이는 데 기여하고, 어떠한 조합의 그룹화도 프로그램으로 간단하게 제어되기 때문에 유동적이고 다채널을 구성하는데 유리하다.
아울러, 본 발명의 유한 임펄스 응답 필터 액셀러레이터(100)에 따르면, 다수의 유한 임펄스 응답 필터(10_1, 10_2, 10_M)를 다양하게 그룹화할 수 있고, 필터 계수(C_1, C_2, C_N)의 설정에 의해 다양한 탭수로 각각의 유한 임펄수 응답 필터를 이용 가능함을 알 수 있다.
100 : 유한 임펄스 응답 필터 액셀러레이터
10_1, 10_2, 10_M : 유한 임펄스 응답 필터
20_1, 20_2, 20_M : 필터 외부 가산기
30_1, 30_2, 30_M : 멀티플렉서
B_1, B_2, B_N : 데이터 버퍼
M_1, M_2, M_N : 곱셉기
S : 필터 내부 가산기
C_1, C_2, C_N : 필터 계수
SEL_1, SEL_2, SEL_M : 선택 신호

Claims (9)

  1. 유한 임펄스 응답 필터 액셀러레이터에 있어서,
    제 1 데이터 버퍼 내지 제 N 데이터 버퍼의 N개의 데이터 버퍼를 각각 포함하는, 제 1 유한 임펄스 응답 필터 내지 제 M 유한 임펄스 응답 필터의 M개의 유한 임펄스 응답 필터;
    제 1 필터 외부 가산기 내지 제 M 필터 외부 가산기의 M개의 필터 외부 가산기; 및
    상기 M개의 필터 외부 가산기 중 대응하는 필터 외부 가산기의 출력을 입력받아, 대응하는 필터 외부 가산기의 출력을 선택하여 각각 출력할 수 있는, 제 1 멀티플렉서 내지 제 M 멀티플렉서의 M개의 멀티플렉서;를 포함하되,
    상기 M개의 필터 외부 가산기 각각은,
    상기 M개의 유한 임펄스 응답 필터 중 하나의 유한 임펄스 응답 필터의 출력과 상기 M개의 멀티플렉서 중 하나의 멀티플렉서의 출력을 각각 가산하는 것을 특징으로 하는 유한 임펄스 응답 필터 액셀러레이터.
  2. 제1항에 있어서,
    제 2 유한 임펄스 응답 필터 내지 상기 제 M 유한 임펄스 응답 필터 중 제 K 유한 임펄스 응답 필터가 사용될 경우, 상기 제 K 유한 임펄스 응답 필터는 제 K-1 유한 임펄스 응답 필터의 출력 또는 외부 신호를 입력받고,
    상기 제 1 유한 임펄스 응답 필터가 사용될 경우, 상기 제 1 유한 임펄스 응답 필터는 상기 제 M 유한 임펄스 응답 필터의 출력 또는 외부 신호를 입력받는 것을 특징으로 하는 유한 임펄스 응답 필터 액셀러레이터.
  3. 제1항에 있어서,
    상기 제 1 멀티플렉서 내지 제 M-1 멀티플렉서 중 제 K 멀티플렉서는,
    해당 선택 신호를 이용하여, 상기 제 1 유한 임펄스 응답 필터 내지 제 M-1 유한 임펄스 응답 필터 중 제 K 유한 임펄스 응답 필터; 및 제 2 유한 임펄스 응답 필터 내지 상기 제 M 유한 임펄스 응답 필터 중 제 K+1 유한 임펄스 응답 필터;를 그룹화하여 사용할 수 있도록 하고,
    상기 제 K 유한 임펄스 응답 필터의 출력은,
    상기 제 1 필터 외부 가산기 내지 상기 제 M-1 필터 외부 가산기 중 제 K 필터 외부 가산기로 입력되고,
    상기 제 K 필터 외부 가산기의 출력은,
    상기 제 K 멀티플렉서로 입력되는 것을 특징으로 하는 유한 임펄스 응답 필터 액셀러레이터.
  4. 제1항에 있어서,
    제 2 필터 외부 가산기 내지 상기 제 M 필터 외부 가산기 중 제 K 필터 외부 가산기는,
    상기 제 1 멀티플렉서 내지 제 M-1 멀티플렉서 중 제 K-1 멀티플렉서의 출력과 제 2 유한 임펄스 응답 필터 내지 상기 제 M 유한 임펄스 응답 필터 중 제 K 유한 임펄스 응답 필터의 출력을 가산하고,
    상기 제 1 필터 외부 가산기는,
    상기 제 M 멀티플렉서의 출력과 상기 제 1 유한 임펄스 응답 필터의 출력을 가산하는 것을 특징으로 하는 유한 임펄스 응답 필터 액셀러레이터.
  5. 제4항에 있어서,
    상기 M개의 멀티플렉서는 각각,
    해당 선택 신호를 이용하여, 상기 M개의 필터 외부 가산기 중 대응하는 필터 외부 가산기의 출력을 선택하여 출력하거나 '0'을 출력할 수 있는 것을 특징으로 하는 유한 임펄스 응답 필터 액셀러레이터.
  6. 제4항에 있어서,
    상기 M개의 필터 외부 가산기의 출력이,
    상기 유한 임펄스 응답 필터 액셀러레이터의 출력이 되는 것을 특징으로 하는 유한 임펄스 응답 필터 액셀러레이터.
  7. 제1항에 있어서,
    상기 M개의 유한 임펄스 응답 필터는 각각,
    필터 계수를 이용하여, 상기 N개의 데이터 버퍼 중 적어도 일부를 사용할 수 있도록 하거나 상기 N개의 데이터 버퍼 모두를 사용할 수 없도록 할 수 있는 것을 특징으로 하는 유한 임펄스 응답 필터 액셀러레이터.
  8. 제7항에 있어서,
    상기 M개의 유한 임펄스 응답 필터는 각각,
    상기 제 1 데이터 버퍼 내지 제 N-1 데이터 버퍼 중 제 L 데이터 버퍼의 출력이, 제 L+1 데이터 버퍼의 입력으로 입력되는 것을 특징으로 하는 유한 임펄스 응답 필터 액셀러레이터.
  9. 제8항에 있어서,
    상기 M개의 유한 임펄스 응답 필터는 각각,
    상기 제 1 데이터 버퍼 내지 상기 제 N 데이터 버퍼 출력 각각과, 해당 데이터 버퍼의 필터 계수를 각각 곱하는 N개의 곱셈기; 및
    상기 N개의 곱셈기의 출력을 가산하는 필터 내부 가산기;를 더 포함하되,
    상기 필터 내부 가산기의 출력이,
    상기 M개의 유한 임펄스 응답 필터 각각의 출력이 되는 것을 특징으로 하는 유한 임펄스 응답 필터 액셀러레이터.


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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960702212A (ko) 1993-04-05 1996-03-28 사라메키 타피오 교차형 디지탈 유한임펄스응답필터에서 이진입력신호를 탭계수와 승산시키는 방법 및 회로배열과 교차형 디지탈필터의 설계방법
KR970013671A (ko) 1995-08-29 1997-03-29 김광호 램을 이용한 다중채널 유한 임펄스 응답 필터
KR100400726B1 (ko) * 1999-01-30 2003-10-08 엘지전자 주식회사 유한 임펄스 응답 필터
KR20050107523A (ko) * 2003-03-31 2005-11-11 코닌클리케 필립스 일렉트로닉스 엔.브이. 유연한 업샘플링 및 다운샘플링을 위한 ｆｉｒ 필터디바이스
US9379687B1 (en) * 2014-01-14 2016-06-28 Altera Corporation Pipelined systolic finite impulse response filter

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960702212A (ko) 1993-04-05 1996-03-28 사라메키 타피오 교차형 디지탈 유한임펄스응답필터에서 이진입력신호를 탭계수와 승산시키는 방법 및 회로배열과 교차형 디지탈필터의 설계방법
KR970013671A (ko) 1995-08-29 1997-03-29 김광호 램을 이용한 다중채널 유한 임펄스 응답 필터
KR100400726B1 (ko) * 1999-01-30 2003-10-08 엘지전자 주식회사 유한 임펄스 응답 필터
KR20050107523A (ko) * 2003-03-31 2005-11-11 코닌클리케 필립스 일렉트로닉스 엔.브이. 유연한 업샘플링 및 다운샘플링을 위한 ｆｉｒ 필터디바이스
US9379687B1 (en) * 2014-01-14 2016-06-28 Altera Corporation Pipelined systolic finite impulse response filter

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