JPWO2008018197A1 - デジタルフィルタ、その合成装置、合成プログラム、及び合成プログラム記録媒体 - Google Patents

デジタルフィルタ、その合成装置、合成プログラム、及び合成プログラム記録媒体 Download PDF

Info

Publication number
JPWO2008018197A1
JPWO2008018197A1 JP2008528729A JP2008528729A JPWO2008018197A1 JP WO2008018197 A1 JPWO2008018197 A1 JP WO2008018197A1 JP 2008528729 A JP2008528729 A JP 2008528729A JP 2008528729 A JP2008528729 A JP 2008528729A JP WO2008018197 A1 JPWO2008018197 A1 JP WO2008018197A1
Authority
JP
Japan
Prior art keywords
input
digital filter
multiplication
shift register
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008528729A
Other languages
English (en)
Inventor
孝一 永野
孝一 永野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Publication of JPWO2008018197A1 publication Critical patent/JPWO2008018197A1/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/04—Recursive filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/0223—Computation saving measures; Accelerating measures
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H2220/00—Indexing scheme relating to structures of digital filters
    • H03H2220/04—Pipelined

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Complex Calculations (AREA)

Abstract

例えばＩＩＲデジタルフィルタにおいて、構成要素として、複数の乗算器及び複数の加算器に代えて、多入力乗算加算回路を使用する。これにより、複数の乗算器及び複数の加算器を使用しないので、回路の小型化が図られると共に、多入力乗算加算回路は、フィードバック処理において処理速度を上げるためのパイプライン処理が可能な構成であるので、フィルタ処理の高速化も可能である。

Description

本発明は、各種の分野の信号処理において用いられるデジタルフィルタに係わり、特に、小型化及び高速化を実現するＩＩＲフィルタ（Infinite Impulse Response Filter）や無限インパルス応答フィルタ（Finite Impulse Response Filter）、及びフィードバック系処理を含む信号処理装置に関する。
今日、ＩＩＲデジタルフィルタは、様々な分野のデジタル信号処理で使用される演算器のうちの一つである。デジタルフィルタとしては、一般にＦＩＲフィルタ（Finite Impulse Response Filter、有限インパルス応答フィルタ）とＩＩＲフィルタ（Infinite Impulse Response Filter、無限インパルス応答フィルタ）とがある。ＩＩＲフィルタはＦＩＲフィルタに比べ、同等の特性を実現するのに次数が少なく、回路の小型化が可能であるが、演算のビット数を充分大きくする必要がある。
これまでもＩＩＲデジタルフィルタの構成については、例えば、特許文献１、特許文献２、特許文献３など、様々な特許出願がされている。
図１４は、ＩＩＲデジタルフィルタの従来の一例を示すものである。同図において、１は加算回路、２は乗算回路、３は遅延回路である。入力信号は、通常、２の補数の信号（符号付きの信号）である。
ＩＩＲデジタルフィルタの構成は幾つかの種類があるが、図１４は直接形IIと呼ばれる構成を示している。また、図１４は、分母及び分子が２次の場合の例を示し、その伝達関数は、
Figure 2008018197
 となる。
遅延回路３は１サンプル時間の時間遅れを与え、各々の出力に各係数を乗算回路２により乗算し、乗算回路２の出力を加算回路１により加算する。
ここで、乗算回路２の係数を変更することにより、種々のタイプのフィルタ（ＬＰＦ、ＨＰＦ、ＢＰＦ、ＢＲＦ）を実現することが可能となる。
ＩＩＲデジタルフィルタを設計する際は、各特性を満足するための演算のビット数やフィードバックシステムの安定性などを考慮する必要がある。
特開昭６３−１６４６０６公報 特開平２−１６６８２１公報 特開平３−２６３９１０公報
しかしながら、従来のＩＩＲデジタルフィルタ等のデジタルフィルタにおいては、フィードバック処理において、１サンプル（１クロックサイクル）で乗算処理と幾つかの加算処理とが必要であるため、回路動作の高速化を妨げるという課題があった。
また、デジタルフィルタの次数が多くなると、乗算回路及び加算回路の各個数が増え、回路規模が大きくなるという課題があった。
本発明は、前記従来の課題を解決するためになされたものであり、その目的は、回路動作の高速化及び回路規模の削減が可能なデジタルフィルタ、及びその合成装置、合成プログラム、合成プログラム記録媒体を提供することにある。
以上の目的を達成するために、本発明では、デジタルフィルタの構成要素を、複数の乗算回路と複数の加算回路とを含んで構成するのではなく、それ等と同一機能を有する１個の多入力乗算加算回路で構成する。
具体的に、本発明のデジタルフィルタは、データを記憶する複数のレジスタを有し、１サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタと、入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路と、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全てを加算し、その加算結果の出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第２の多入力乗算加算回路とを備えたことを特徴とする。
本発明は、前記デジタルフィルタにおいて、前記第１の多入力乗算加算回路は、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算して複数の部分積を生成する部分積生成回路と、前記入力信号と前記部分積生成回路の出力とを入力とし、その全ての入力信号を加算し、処理速度を上げるためのパイプライン処理が可能な多入力加算回路とから構成されることを特徴とする。
本発明は、前記デジタルフィルタにおいて、前記第２の多入力乗算加算回路は、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算して複数の部分積を生成する部分積生成回路と、前記部分積生成回路の出力を入力とし、その全ての入力信号を加算し、処理速度を上げるためのパイプライン処理が可能な多入力加算回路とから構成されることを特徴とする。
本発明のデジタルフィルタは、データを記憶する複数のレジスタを有し、１サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタと、入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算した出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路とを備えたことを特徴とする。
本発明は、前記デジタルフィルタにおいて、前記第１の多入力乗算加算回路は、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算して複数の部分積を生成する部分積生成回路と、前記入力信号と前記部分積生成回路の出力とを入力とし、その全ての入力信号を加算し、処理速度を上げるためのパイプライン処理が可能な多入力加算回路とから構成されることを特徴とする。
本発明は、前記デジタルフィルタにおいて、前記第１及び第２の多入力乗算加算回路は、各々、乗算係数が外部から入力されることを特徴とする。
本発明は、前記デジタルフィルタにおいて、前記シフトレジスタは、その複数の出力信号が、各々、外部制御信号に基づいて選択されることを特徴とする。
本発明は、前記デジタルフィルタにおいて、前記シフトレジスタは、その複数の出力信号が、各々、外部制御信号に基づいて選択されることを特徴とする。
本発明のデジタルフィルタは、２つの信号を入力としてデータを記憶する２組の複数のレジスタを有し、１サンプル毎に前記２組の複数のレジスタのデータを各々シフトさせるシフトレジスタと、入力信号と前記シフトレジスタの２組の複数の出力信号とを入力とし、このシフトレジスタからの２組の複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの第１の入力とし、前記シフトレジスタからの２組の複数の入力信号に各々係数を乗算してそれ等の乗算結果と前記入力信号との全てを加算した出力から丸め処理のための切り上げの有無を算出し、その算出結果の出力を前記シフトレジスタの第２の入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路と、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全てを加算した出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第２の多入力乗算加算回路とを備えたことを特徴とする。
本発明のデジタルフィルタは、２つの信号を入力としてデータを記憶する２組の複数のレジスタを有し、１サンプル毎に前記２組の複数のレジスタのデータを各々シフトさせるシフトレジスタと、入力信号と前記シフトレジスタの２組の複数の出力信号とを入力とし、このシフトレジスタからの２組の複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの第１の入力とし、前記シフトレジスタからの２組の複数の入力信号に各々係数を乗算してそれ等の乗算結果と前記入力信号との全てを加算した出力から丸め処理のための切り上げの有無を算出し、その算出結果の出力を前記シフトレジスタの第２の入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路とを備えたことを特徴とする。
本発明は、前記デジタルフィルタにおいて、外部入力制御信号に基づいて前記入力信号に対して所定の処理を行うように制御し、その制御後の信号を前記第１の多入力乗算加算回路に出力する入力制御回路を備え、前記第１の多入力乗算加算回路は、乗算係数が外部から入力され、前記第２の多入力乗算加算回路も、乗算係数が外部から入力されることを特徴とする。
本発明は、前記デジタルフィルタにおいて、前記入力制御回路は、外部入力制御信号に基づいて、入力信号のビットシフト処理を行うビットシフト回路で構成されることを特徴とする。
本発明は、前記デジタルフィルタにおいて、前記入力制御回路は、入力信号を互いに異なるビット数だけビットシフトする処理を行う複数個のビットシフト回路と、前記複数のビットシフト回路の出力を、前記外部入力制御信号に基づいて選択するセレクタとにより構成されることを特徴とする。
本発明の信号処理装置は、前記デジタルフィルタを備えたことを特徴とする。
本発明のデジタルフィルタの合成装置は、デジタルフィルタを、データを記憶する複数のレジスタを有し、１サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタと、入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路と、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全てを加算し、その加算結果の出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第２の多入力乗算加算回路とにより合成することを特徴とする。
本発明のデジタルフィルタの合成プログラムは、コンピュータにデジタルフィルタを合成させるプログラムであって、データを記憶する複数のレジスタを有し、１サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタを合成するステップと、入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路を合成するステップと、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全てを加算し、その加算結果の出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第２の多入力乗算加算回路を合成するステップとを有することを特徴とする。
本発明のデジタルフィルタの合成プログラム記録媒体は、前記デジタルフィルタの合成プログラムを記録したことを特徴とする。
以上により、本発明のデジタルフィルタでは、構成要素として多入力乗算加算回路を用いるので、回路の小型化が可能である。しかも、多入力乗算加算回路は高速化のためのパイプライン処理が可能であるので、フィルタ処理を高速に行うことが可能である。
特に、本発明では、乗算係数が外部から入力されるので、フィルタの特性を可変にでき、所望の特性のデジタルフィルタを簡易に得ることが可能である。
また、本発明では、シフトレジスタからの複数の出力信号のうち任意の幾つかの出力信号を選択できるので、フィルタの特性を可変にできて、小型で高速な所望特性のデジタルフィルタを得ることができる。
更に、本発明では、丸め演算のための切り上げ処理を、多入力加算の出力時ではなく、フィードバック後の多入力乗算時に行うので、小型でより一層に高速なデジタルフィルタを得ることができる。
加えて、本発明では、入力制御回路が入力信号に対して例えばビットシフトなどの所定処理を施すことができるので、外部入力される乗算係数の最下位ビットの桁がその乗算係数間で異なる場合であっても、正確な演算を行うことができ、所望の精度良いデジタルフィルタを実現できる。
また、本デジタルフィルタの合成装置、合成プログラム及びその記録媒体では、既述したような小型で且つ高速なデジタルフィルタを合成することが可能である。
以上説明したように、本発明によれば、デジタルフィルタの構成要素として多入力乗算加算回路を用いたので、小型化が可能であると共に、処理速度を上げるためのパイプライン処理が可能であるので、高速なデジタルフィルタを実現することが可能である。
特に、本発明では、丸め演算のための切り上げ処理を、多入力加算の出力時ではなく、フィードバック後の多入力乗算加算時に行うようにしたので、より一層に高速なデジタルフィルタを実現できる。
図１は本発明の実施形態１によるＩＩＲデジタルフィルタの構成を示すブロック図である。 図２は同ＩＩＲデジタルフィルタの具体的構成を示すブロック図である。 図３はパイプライン処理が可能なＩＩＲデジタルフィルタの一例を示す図である。 図４（ａ）はパイプライン処理が可能なＩＩＲデジタルフィルタの他の一例を示す図、同図（ｂ）は同図（ａ）の構成を変形して出力を２サンプル遅らせた構成を示す図である。 図５はパイプライン処理が可能なＩＩＲデジタルフィルタの更に他の一例を示す図である。 図６は本発明の実施形態１のＩＩＲデジタルフィルタの変形例を示すブロック図である。 図７は本発明の実施形態２のＩＩＲデジタルフィルタの構成を示すブロック図である。 図８は本発明の実施形態３のＩＩＲデジタルフィルタの構成を示すブロック図である。 図９は同ＩＩＲデジタルフィルタに備えるシフトレジスタの内部構成を示す図である。 図１０は本発明の実施形態４のＩＩＲデジタルフィルタの構成を示すブロック図である。 図１１は本発明の実施形態５のＩＩＲデジタルフィルタの構成を示すブロック図である。 図１２は同ＩＩＲデジタルフィルタに備える入力制御回路の内部構成を示す図である。 図１３は同入力制御回路の変形例を示す図である。 図１４は従来のＩＩＲデジタルフィルタの構成を示すブロック図である。
符号の説明
１ 加算回路
２ 乗算回路
３ 遅延回路
４、４ａ 第１の多入力乗算加算回路
５ 第２の多入力乗算加算回路
６、６ａ、６ｂ シフトレジスタ
７、７ａ 部分積生成回路
８ 多入力加算回路
９ 出力選択回路
１０ 切り上げ算出回路
１１、１１ａ、１１ｂ 入力制御回路
１２、１２ａ〜１２Ｎ ビットシフト回路
１３ セレクタ
以下、本発明の実施形態について、図面を参照しながら説明する。
（実施形態１）
本発明の実施形態１のＩＩＲデジタルフィルタについて、図１、図２、図３、図４、図５及び図６を用いて説明する。
図１はＩＩＲデジタルフィルタのブロック図である。同図において、４、５は多入力乗算加算回路、６はシフトレジスタであって、内部に複数のレジスタ（図示せず）を有する。
ＩＩＲデジタルフィルタの伝達関数は、一般に、
Figure 2008018197
 で示される。
図１４は直接形IIと呼ばれる構成であって、分母及び分子が２次の場合の例を示しており、伝達関数は前記（１）式のようになる。
ＩＩＲデジタルフィルタは、図１４に示すように、フィードバックループを持ち、１サンプル（１クロックサイクル）において乗算と加算とを行わなければならない。この１サンプル（１クロックサイクル）での乗算と加算の処理は、処理速度を上げるためのパイプライン処理が不可能であり、このため、回路動作の高速化が困難であった。また、フィルタの次数が増えれば、伝達関数の分母と分子のタップ数が増えて、ハードウェアとして乗算回路と加算回路とが増えることとなり、回路規模の小型化が困難であった。
図１に示すＩＩＲデジタルフィルタは、パイプライン処理が可能な多入力乗算加算回路４、５が用いられているので、パイプライン処理が可能なＩＩＲデジタルフィルタ、例えばフィードバックループにおいて２サンプル（１クロックサイクル）で乗算と加算とを行うＩＩＲデジタルフィルタ等の場合には、フィードバックループ中の多入力乗算加算回路４の多入力乗算加算を２段のパイプライン処理して、回路の処理速度を上げることが可能である。
また、従来のＩＩＲデジタルフィルタのように複数の乗算回路と複数の加算回路を用いずに、複数の入力の乗算と全ての加算を行う多入力乗算加算回路４、５を用いることにより、回路規模の小型化も可能となる。また、シフトレジタ６を１個のみ設けて共通化していることでも、回路規模の小型化が図られる。
図２は、ＩＩＲデジタルフィルタのブロック図を示す。同図において、多入力乗算加算回路４、５の内部構成の一例を示している。図２において、４、５は多入力乗算加算回路、６はシフトレジスタ、７は多入力乗算加算回路４、５内に配置された部分積生成回路、８は多入力乗算加算回路４、５内に配置された多入力加算回路である。
前記多入力乗算加算回路４、５の内部の部分積生成回路７は、複数の入力に各々乗算係数を掛けて、部分積を生成する。この部分積生成回路７は、１ビット乗算で部分積を求める構成であって、ビット演算のＡＮＤ演算を実行するのと等しい。また、多入力乗算加算回路４、５の内部の多入力加算回路８は、部分積生成回路７からの複数の部分積の結果を入力として、それ等の入力の加算を行う回路であり、回路構成としてはウォレスツリー加算回路などがある。
図２に示す多入力乗算加算回路４、５は、回路の処理速度を上げるためのパイプライン処理が可能であるので、高速化が可能である。また、多入力の乗算と加算とを行うので、回路規模も小さくなる。従って、小型で高速なＩＩＲデジタルフィルタが可能である。
図３は、図１及び図２２のＩＩＲデジタルフィルタを用いてパイプライン処理が可能なＩＩＲデジタルフィルタの一例を示す図である。同図において、１は加算回路、２は乗算回路、３は遅延回路である。
ＩＩＲデジタルフィルタの１次の伝達関数の式を以下に示す。
Figure 2008018197
図３に示した回路は、ＩＩＲデジタルフィルタの１次の伝達関数の式（３）の分母と分子に、各々、
Figure 2008018197
 を掛けたものであり、変更後の伝達関数の式は、
Figure 2008018197
 となる。
ここで、伝達関数の分母の式においては、Ｚ−２の項が存在し、Ｚ−１の項がなく、従って、フィードバックループの乗算と加算の処理を２段のパイプライン処理とすることができるので、処理速度を上げることが可能となる。
図４（ａ）は、パイプライン処理が可能なＩＩＲデジタルフィルタの別の例を示す図である。同図（ａ）において、１は加算回路、２は乗算回路、３は遅延回路である。図４（ｂ）は、同図（ａ）の出力を２サンプル（遅延回路３の２つ分）遅らせたものである。
図４（ａ）に示した回路は、図１４に示した従来のＩＩＲデジタルフィルタの伝達関数の式（１）の分母と分子とに、各々、
Figure 2008018197
 を掛けたものであり、変更後の伝達関数の式は、
Figure 2008018197
 となる。
ここで、伝達関数の分母の式において、Ｚ−１の項がなく、Ｚ−２の項が存在するので、フィードバックループの乗算と加算の処理を２段のパイプライン処理とすることができ、処理速度を上げることが可能となる。
尚、図３及び図４において、数式の変換を行わずに直接に式（５）や式（７）の伝達関数となるような係数を求めて（近似して）、図３と図４のＩＩＲデジタルフィルタを構成しても良い。
図５は、パイプライン処理が可能なＩＩＲデジタルフィルタの別の例を示す図である。同図において、１は加算回路、２は乗算回路、３は遅延回路である。
図５のＩＩＲデジタルフィルタは、図４の（ｂ）の回路と同じ構成であり、図１に示す多入力乗算加算回路４、５とシフトレジスタ６とのブロックで表したものである。このような構成とすることにより、フィードバックループの乗算と加算の処理において、処理速度を上げるためのパイプライン処理が可能となる。
図５に示した多入力乗算加算回路４、５は、５個の乗算器２と１個の加算器１とにより構成したが、その内部構成は、図２に示す部分積生成回路７と多入力加算回路８とにより構成することも可能である。
図６は、ＩＩＲデジタルフィルタの別のブロック図を示す。同図において、４は多入力乗算加算回路、６はシフトレジスタである。
図６に示したＩＩＲデジタルフィルタは、図１の第２の多入力乗算加算回路５がない構成であって、フィードバック処理のみが存在して、伝達関数の分母の項のみの構成である。
図６に示すＩＩＲデジタルフィルタは、パイプライン処理が可能な多入力乗算加算回路４を用いるので、回路の処理速度を上げることが可能である。また、従来のＩＩＲデジタルフィルタのように複数の乗算回路と複数の加算回路とを用いずに、複数の入力で乗算と加算とを行う多入力乗算加算回路４を用いるので、回路規模の小型化も可能である。
本実施形態で説明したＩＩＲデジタルフィルタは、各分野のデジタル信号処理装置にも使用することが可能である。
尚、本実施形態ではＩＩＲデジタルフィルタについて説明したが、本発明は、その他、ＦＩＲデジタルフィルタや、フィードバック系処理を含むフィルタに適用したり、その他の信号処理装置にも使用することが可能であるのは勿論である。
このような構成とすることにより、本実施形態では、多入力乗算加算回路により回路の小型化が可能となり、また高速化のためのパイプライン処理が可能となるので、小型で高速なＩＩＲデジタルフィルタが実現できる。
（実施形態２）
次に、本発明の実施形態２のＩＩＲデジタルフィルタについて、図７を用いて説明する。
図７はＩＩＲデジタルフィルタのブロック図を示す。同図において、４、５は多入力乗算加算回路、６はシフトレジスタ、７ａは部分積生成回路、８は多入力加算回路である。
図７における基本的な回路構成は、実施形態１の図２と同じである。違う点は、部分積生成回路７ａの乗算のための係数を外部入力できる点である。乗算のための係数を外部入力することが可能であるので、フィルタの特性を所望の特性に可変することができるようになる。
また、図７に示す多入力乗算加算回路４、５は、回路の処理速度を上げるためのパイプライン処理が可能であり、多入力の乗算と加算を行うので回路規模も小さくなる。従って、小型で高速なＩＩＲデジタルフィルタが可能となる。
このような構成とすることにより、フィルタの特性を所望の特性に可変することが可能となると共に、多入力乗算加算回路により回路の小型化が可能となり、また高速化のためのパイプライン処理が可能となり、小型で高速なＩＩＲデジタルフィルタが実現できる。
（実施形態３）
続いて、本発明の実施形態３のＩＩＲデジタルフィルタについて、図８及び図９を用いて説明する。
図８はＩＩＲデジタルフィルタのブロック図を示す。同図において、４、５は多入力乗算加算回路、６ａはシフトレジスタ、７は部分積生成回路、８は多入力加算回路である。
図８における基本的な回路構成は、実施形態１の図２と同じである。違う点は、シフトレジスタ６ａからの２組の出力について、各組別に、その組を構成する複数の出力の組合せを外部制御可能な点である。
本実施形態では、シフトレジスタ６ａからの各組の出力の組合せを外部制御することが可能であるので、フィルタの特性を所望の特性に可変することができるようになる。
また、シフトレジスタ６ａの各組の出力の組合せを制御することが可能であるので、回路の処理速度を上げるためのパイプライン処理が可能な回路構成にも変更可能である。
図９は、本実施形態３におけるシフトレジスタ６ａの内部構成を示す図である。同図において、３は遅延回路、６ａはシフトレジスタ、９は出力選択回路である。
前記シフトレジスタ６ａは、図８の多入力乗算加算回路４の出力と外部の出力制御信号とを入力とし、２組の出力信号を出力する。１組の出力信号は伝達関数の分母の項の計算のための多入力乗算加算回路４の入力となり、他の組の出力信号は伝達関数の分子の項の計算のための多入力乗算加算回路５の入力となる。出力選択回路９は、シフトレジスタ６ａの内部に２つ存在し、外部の出力制御信号に応じて、複数個の遅延回路３の出力から幾つかの出力信号を選択して出力する。
このような構成とすることにより、多入力乗算加算回路４、５により回路の小型化が可能となると共に、高速化のためのパイプライン処理が可能となるので、小型で高速なＩＩＲデジタルフィルタが実現できる。
（実施形態４）
更に、本発明の実施形態４のＩＩＲデジタルフィルタについて、図１０を用いて説明する。
図１０はＩＩＲデジタルフィルタのブロック図を示す。同図において、４ａ、５は多入力乗算加算回路、６ｂはシフトレジスタ、７は部分積生成回路、８は多入力加算回路、１０は切り上げ算出回路である。
ＩＩＲデジタルフィルタの伝達関数の分母の項の計算のためのフィードバック処理では、通常、最終段の加算において、下位ビットのビットカットの処理が必要となる。このビットカットの処理には、切捨て、切り上げ、四捨五入など、種々の丸め処理の方法があるが、丸め処理の際に切り上げ（１を加える処理）が必要となる場合、最終段の加算後にこの切り上げ処理が必要となるときには、丸め処理のための演算時間が長くなるという課題が生じる。切り上げ処理は１を加える処理（ワンインクリメント）であるため、下位ビットから上位ビットに向かいキャリー（桁上がり）が生じるために、演算時間が長くなる。
図１０のＩＩＲデジタルフィルタは、切り上げの処理を最終段の加算後ではなく、多入力乗算加算回路４ａの部分積生成回路７によって部分積を生成する際に同時に切り上げの処理を行う。これにより、切り上げの処理を最終段の加算後に行うよりも切り上げの処理の演算時間を短縮することが可能となる。
図１０において、多入力乗算加算回路４ａの内部の切り上げ算出回路１０は、多入力加算回路８の出力より、丸め処理における切り上げの有無を算出し、切り上げがある場合は１を、切り上げがない場合は０を出力する。図１のシフトレジスタ６は多入力乗算加算回路４の内部の多入力加算回路８の出力を入力としていたが、シフトレジスタ６ｂは、多入力乗算加算回路４ａの内部の多入力加算回路８の出力を第１の入力とし、切り上げ算出回路１０の出力を第２の入力としている。２つの入力信号は、シフトレジスタ６ｂによって同じタイミングでシフトされ、同じ出力タイミングで２組の複数の出力信号となり、多入力乗算加算回路４ａの内部の部分積生成回路７の入力となる。部分積生成回路７の２組の複数の入力信号のうち、切り上げ用の複数の入力信号は、各々相当する乗算係数で乗算、し切り上げ用の部分積を生成する。
本実施形態では、前記実施形態１のＩＩＲデジタルフィルタに比べ、部分積の数は増えるが、切り上げ処理においてキャリー（桁上がり）が生じないので、最終段の加算後に丸め処理のための切り上げを行うよりも、演算時間を短縮することが可能となる。
図１０に示したＩＩＲデジタルフィルタは、フィードバックループでは丸め処理を行い、多入力乗算加算回路５への出力では丸め処理を行わないこととなるが、演算時間の短縮としては有効である。
このような構成とすることにより、切り上げの処理の演算時間を短縮することが可能となる。しかも、既述の通り多入力乗算加算回路４ａ、５により回路の小型化が可能となり、また高速化のためのパイプライン処理が可能となるので、小型で高速なＩＩＲデジタルフィルタが実現できる。
（実施形態５）
続いて、本発明の実施形態５のＩＩＲデジタルフィルタについて、図１１、図１２及び図１３を用いて説明する。
図１１はＩＩＲデジタルフィルタのブロック図である。同図において、４、５は多入力乗算加算回路、６はシフトレジスタ、７ａは部分積生成回路、８は多入力加算回路、１１は入力制御回路である。
図１１における基本的な回路構成は、前記実施形態１の図２と同じである。違う点は、外部入力制御信号により入力制御回路１１を用いて入力信号を制御できる点と、部分積生成回路７ａの乗算のための係数を外部入力できる点である。
乗算のための係数を外部入力することが可能であるので、フィルタの特性を所望の特性に可変することができるようになる。
乗算のための係数を外部入力する際、係数の固定小数点の位置が異なる場合、係数のビット幅が固定のときには、係数の最下位ビットの桁（ＬＳＢ：Less Significant Bit）が異なることになる。この場合、図２のような構成では、入力信号の桁（ＬＳＢ）が固定のため、正確な演算を行うことができない。この課題を解決するため、本実施形態では、図１１の入力制御回路１１により、入力信号の桁（ＬＳＢ）を制御することにより正確な演算を行うことが可能となる。
図１２は、図１１における入力制御回路１１の内部構成の一例を示す図である。同図において、１１ａは入力制御回路、１２はビットシフト回路である。外部入力制御信号に応じて、ビットシフト回路１２のビットシフトの量を制御する。このとき、そのビットシフト量は、図１１における部分積生成回路７ａの係数のＬＳＢに対応したビットシフト量である。
図１３は、図１１における入力制御回路１１の内部構成の他の一例を示す図である。同図において、１１ｂは入力制御回路、１２ａ、１２ｂ、１２Ｎは複数のビットシフト回路、１３はセレクタである。
前記複数のビットシフト回路１２ａ、１２ｂ、１２Ｎは、入力信号を各々のビットシフト量でビットシフトする回路である。このときのビットシフト量は、図１１における部分積生成回路７ａに入力される各種係数のＬＳＢに対応したビットシフト量である。セレクタ１３は、外部からの入力制御信号に応じて、前記複数のビットシフト回路１２ａ、１２ｂ、１２Ｎのビットシフト出力のうち、部分積生成回路７ａへ入力される実際の係数のＬＳＢに対応したビットシフト量に設定されたビットシフト回路のビットシフト出力を選択する。
このような構成とすることにより、フィルタの特性を所望の特性に可変することが可能となる。しかも、既述の通り、多入力乗算加算回路により回路の小型化が可能となると共に、高速化のためのパイプライン処理が可能となるので、小型で高速なＩＩＲデジタルフィルタが実現できる。
以上、ＩＩＲデジタルフィルタの構成を説明したが、本発明は、このような構成を持つＩＩＲデジタルフィルタを合成する合成装置を含む。更に、本発明は、既述した構成を物理的に有するＩＩＲデジタルフィルタだけでなく、そのような構成を作成するデジタルフィルタの合成プログラムや、その合成プログラムを記録した記録媒体も含む。
以上説明したように、本発明のデジタルフィルタは、パイプライン処理が可能な多入力乗算加算回路を用いることにより、小型で且つ高速なデジタルフィルタを実現することが可能であるので、各種のデジタル信号処理における例えばＩＩＲデジタルフィルタとして有用であると共に、光学式記録情報装置等や、通信等の用途の他、あらゆるデジタル信号処理の演算装置に適用可能である。
本発明は、各種の分野の信号処理において用いられるデジタルフィルタに係わり、特に、小型化及び高速化を実現するＩＩＲフィルタ（Infinite Impulse Response Filter）や無限インパルス応答フィルタ（Finite Impulse Response Filter）、及びフィードバック系処理を含む信号処理装置に関する。
今日、ＩＩＲデジタルフィルタは、様々な分野のデジタル信号処理で使用される演算器のうちの一つである。デジタルフィルタとしては、一般にＦＩＲフィルタ（Finite Impulse Response Filter、有限インパルス応答フィルタ）とＩＩＲフィルタ（Infinite Impulse Response Filter、無限インパルス応答フィルタ）とがある。ＩＩＲフィルタはＦＩＲフィルタに比べ、同等の特性を実現するのに次数が少なく、回路の小型化が可能であるが、演算のビット数を充分大きくする必要がある。
これまでもＩＩＲデジタルフィルタの構成については、例えば、特許文献１、特許文献２、特許文献３など、様々な特許出願がされている。
図１４は、ＩＩＲデジタルフィルタの従来の一例を示すものである。同図において、１は加算回路、２は乗算回路、３は遅延回路である。入力信号は、通常、２の補数の信号（符号付きの信号）である。
ＩＩＲデジタルフィルタの構成は幾つかの種類があるが、図１４は直接形IIと呼ばれる構成を示している。また、図１４は、分母及び分子が２次の場合の例を示し、その伝達関数は、
Figure 2008018197
 となる。
遅延回路３は１サンプル時間の時間遅れを与え、各々の出力に各係数を乗算回路２により乗算し、乗算回路２の出力を加算回路１により加算する。
ここで、乗算回路２の係数を変更することにより、種々のタイプのフィルタ（ＬＰＦ、ＨＰＦ、ＢＰＦ、ＢＲＦ）を実現することが可能となる。
ＩＩＲデジタルフィルタを設計する際は、各特性を満足するための演算のビット数やフィードバックシステムの安定性などを考慮する必要がある。
特開昭６３−１６４６０６公報 特開平２−１６６８２１公報 特開平３−２６３９１０公報
しかしながら、従来のＩＩＲデジタルフィルタ等のデジタルフィルタにおいては、フィードバック処理において、１サンプル（１クロックサイクル）で乗算処理と幾つかの加算処理とが必要であるため、回路動作の高速化を妨げるという課題があった。
また、デジタルフィルタの次数が多くなると、乗算回路及び加算回路の各個数が増え、回路規模が大きくなるという課題があった。
本発明は、前記従来の課題を解決するためになされたものであり、その目的は、回路動作の高速化及び回路規模の削減が可能なデジタルフィルタ、及びその合成装置、合成プログラム、合成プログラム記録媒体を提供することにある。
以上の目的を達成するために、本発明では、デジタルフィルタの構成要素を、複数の乗算回路と複数の加算回路とを含んで構成するのではなく、それ等と同一機能を有する１個の多入力乗算加算回路で構成する。
具体的に、請求項１記載の発明のデジタルフィルタは、データを記憶する複数のレジスタを有し、１サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタと、入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路と、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全てを加算し、その加算結果の出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第２の多入力乗算加算回路とを備えたことを特徴とする。
請求項２記載の発明は、前記請求項１記載のデジタルフィルタにおいて、前記第１の多入力乗算加算回路は、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算して複数の部分積を生成する部分積生成回路と、前記入力信号と前記部分積生成回路の出力とを入力とし、その全ての入力信号を加算し、処理速度を上げるためのパイプライン処理が可能な多入力加算回路とから構成されることを特徴とする。
請求項３記載の発明は、前記請求項１記載のデジタルフィルタにおいて、前記第２の多入力乗算加算回路は、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算して複数の部分積を生成する部分積生成回路と、前記部分積生成回路の出力を入力とし、その全ての入力信号を加算し、処理速度を上げるためのパイプライン処理が可能な多入力加算回路とから構成されることを特徴とする。
請求項４記載の発明のデジタルフィルタは、データを記憶する複数のレジスタを有し、１サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタと、入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算した出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路とを備えたことを特徴とする。
請求項５記載の発明は、前記請求項４記載のデジタルフィルタにおいて、前記第１の多入力乗算加算回路は、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算して複数の部分積を生成する部分積生成回路と、前記入力信号と前記部分積生成回路の出力とを入力とし、その全ての入力信号を加算し、処理速度を上げるためのパイプライン処理が可能な多入力加算回路とから構成されることを特徴とする。
請求項６記載の発明は、前記請求項１記載のデジタルフィルタにおいて、前記第１及び第２の多入力乗算加算回路は、各々、乗算係数が外部から入力されることを特徴とする。
請求項７記載の発明は、前記請求項１記載のデジタルフィルタにおいて、前記シフトレジスタは、その複数の出力信号が、各々、外部制御信号に基づいて選択されることを特徴とする。
請求項８記載の発明は、前記請求項４記載のデジタルフィルタにおいて、前記シフトレジスタは、その複数の出力信号が、各々、外部制御信号に基づいて選択されることを特徴とする。
請求項９記載の発明のデジタルフィルタは、２つの信号を入力としてデータを記憶する２組の複数のレジスタを有し、１サンプル毎に前記２組の複数のレジスタのデータを各々シフトさせるシフトレジスタと、入力信号と前記シフトレジスタの２組の複数の出力信号とを入力とし、このシフトレジスタからの２組の複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの第１の入力とし、前記シフトレジスタからの２組の複数の入力信号に各々係数を乗算してそれ等の乗算結果と前記入力信号との全てを加算した出力から丸め処理のための切り上げの有無を算出し、その算出結果の出力を前記シフトレジスタの第２の入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路と、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全てを加算した出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第２の多入力乗算加算回路とを備えたことを特徴とする。
請求項１０記載の発明のデジタルフィルタは、２つの信号を入力としてデータを記憶する２組の複数のレジスタを有し、１サンプル毎に前記２組の複数のレジスタのデータを各々シフトさせるシフトレジスタと、入力信号と前記シフトレジスタの２組の複数の出力信号とを入力とし、このシフトレジスタからの２組の複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの第１の入力とし、前記シフトレジスタからの２組の複数の入力信号に各々係数を乗算してそれ等の乗算結果と前記入力信号との全てを加算した出力から丸め処理のための切り上げの有無を算出し、その算出結果の出力を前記シフトレジスタの第２の入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路とを備えたことを特徴とする。
請求項１１記載の発明は、前記請求項１記載のデジタルフィルタにおいて、外部入力制御信号に基づいて前記入力信号に対して所定の処理を行うように制御し、その制御後の信号を前記第１の多入力乗算加算回路に出力する入力制御回路を備え、前記第１の多入力乗算加算回路は、乗算係数が外部から入力され、前記第２の多入力乗算加算回路も、乗算係数が外部から入力されることを特徴とする。
請求項１２記載の発明は、前記請求項１１記載のデジタルフィルタにおいて、前記入力制御回路は、外部入力制御信号に基づいて、入力信号のビットシフト処理を行うビットシフト回路で構成されることを特徴とする。
請求項１３記載の発明は、前記請求項１１記載のデジタルフィルタにおいて、前記入力制御回路は、入力信号を互いに異なるビット数だけビットシフトする処理を行う複数個のビットシフト回路と、前記複数のビットシフト回路の出力を、前記外部入力制御信号に基づいて選択するセレクタとにより構成されることを特徴とする。
請求項１４記載の発明の信号処理装置は、前記請求項１記載のデジタルフィルタを備えたことを特徴とする。
請求項１５記載の発明のデジタルフィルタの合成装置は、デジタルフィルタを、データを記憶する複数のレジスタを有し、１サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタと、入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路と、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全てを加算し、その加算結果の出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第２の多入力乗算加算回路とにより合成することを特徴とする。
請求項１６記載の発明のデジタルフィルタの合成プログラムは、コンピュータにデジタルフィルタを合成させるプログラムであって、データを記憶する複数のレジスタを有し、１サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタを合成するステップと、入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路を合成するステップと、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全てを加算し、その加算結果の出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第２の多入力乗算加算回路を合成するステップとを有することを特徴とする。
請求項１７記載の発明のデジタルフィルタの合成プログラム記録媒体は、前記請求項１６記載のデジタルフィルタの合成プログラムを記録したことを特徴とする。
以上により、請求項１〜１７記載の発明のデジタルフィルタでは、構成要素として多入力乗算加算回路を用いるので、回路の小型化が可能である。しかも、多入力乗算加算回路は高速化のためのパイプライン処理が可能であるので、フィルタ処理を高速に行うことが可能である。
特に、本発明では、乗算係数が外部から入力されるので、フィルタの特性を可変にでき、所望の特性のデジタルフィルタを簡易に得ることが可能である。
また、本発明では、シフトレジスタからの複数の出力信号のうち任意の幾つかの出力信号を選択できるので、フィルタの特性を可変にできて、小型で高速な所望特性のデジタルフィルタを得ることができる。
更に、本発明では、丸め演算のための切り上げ処理を、多入力加算の出力時ではなく、フィードバック後の多入力乗算時に行うので、小型でより一層に高速なデジタルフィルタを得ることができる。
加えて、本発明では、入力制御回路が入力信号に対して例えばビットシフトなどの所定処理を施すことができるので、外部入力される乗算係数の最下位ビットの桁がその乗算係数間で異なる場合であっても、正確な演算を行うことができ、所望の精度良いデジタルフィルタを実現できる。
また、本デジタルフィルタの合成装置、合成プログラム及びその記録媒体では、既述したような小型で且つ高速なデジタルフィルタを合成することが可能である。
以上説明したように、請求項１〜１７記載の発明によれば、デジタルフィルタの構成要素として多入力乗算加算回路を用いたので、小型化が可能であると共に、処理速度を上げるためのパイプライン処理が可能であるので、高速なデジタルフィルタを実現することが可能である。
特に、本発明では、丸め演算のための切り上げ処理を、多入力加算の出力時ではなく、フィードバック後の多入力乗算加算時に行うようにしたので、より一層に高速なデジタルフィルタを実現できる。
以下、本発明の実施形態について、図面を参照しながら説明する。
（実施形態１）
本発明の実施形態１のＩＩＲデジタルフィルタについて、図１、図２、図３、図４、図５及び図６を用いて説明する。
図１はＩＩＲデジタルフィルタのブロック図である。同図において、４、５は多入力乗算加算回路、６はシフトレジスタであって、内部に複数のレジスタ（図示せず）を有する。
ＩＩＲデジタルフィルタの伝達関数は、一般に、
Figure 2008018197
 で示される。
図１４は直接形IIと呼ばれる構成であって、分母及び分子が２次の場合の例を示しており、伝達関数は前記（１）式のようになる。
ＩＩＲデジタルフィルタは、図１４に示すように、フィードバックループを持ち、１サンプル（１クロックサイクル）において乗算と加算とを行わなければならない。この１サンプル（１クロックサイクル）での乗算と加算の処理は、処理速度を上げるためのパイプライン処理が不可能であり、このため、回路動作の高速化が困難であった。また、フィルタの次数が増えれば、伝達関数の分母と分子のタップ数が増えて、ハードウェアとして乗算回路と加算回路とが増えることとなり、回路規模の小型化が困難であった。
図１に示すＩＩＲデジタルフィルタは、パイプライン処理が可能な多入力乗算加算回路４、５が用いられているので、パイプライン処理が可能なＩＩＲデジタルフィルタ、例えばフィードバックループにおいて２サンプル（１クロックサイクル）で乗算と加算とを行うＩＩＲデジタルフィルタ等の場合には、フィードバックループ中の多入力乗算加算回路４の多入力乗算加算を２段のパイプライン処理して、回路の処理速度を上げることが可能である。
また、従来のＩＩＲデジタルフィルタのように複数の乗算回路と複数の加算回路を用いずに、複数の入力の乗算と全ての加算を行う多入力乗算加算回路４、５を用いることにより、回路規模の小型化も可能となる。また、シフトレジタ６を１個のみ設けて共通化していることでも、回路規模の小型化が図られる。
図２は、ＩＩＲデジタルフィルタのブロック図を示す。同図において、多入力乗算加算回路４、５の内部構成の一例を示している。図２において、４、５は多入力乗算加算回路、６はシフトレジスタ、７は多入力乗算加算回路４、５内に配置された部分積生成回路、８は多入力乗算加算回路４、５内に配置された多入力加算回路である。
前記多入力乗算加算回路４、５の内部の部分積生成回路７は、複数の入力に各々乗算係数を掛けて、部分積を生成する。この部分積生成回路７は、１ビット乗算で部分積を求める構成であって、ビット演算のＡＮＤ演算を実行するのと等しい。また、多入力乗算加算回路４、５の内部の多入力加算回路８は、部分積生成回路７からの複数の部分積の結果を入力として、それ等の入力の加算を行う回路であり、回路構成としてはウォレスツリー加算回路などがある。
図２に示す多入力乗算加算回路４、５は、回路の処理速度を上げるためのパイプライン処理が可能であるので、高速化が可能である。また、多入力の乗算と加算とを行うので、回路規模も小さくなる。従って、小型で高速なＩＩＲデジタルフィルタが可能である。
図３は、図１及び図２２のＩＩＲデジタルフィルタを用いてパイプライン処理が可能なＩＩＲデジタルフィルタの一例を示す図である。同図において、１は加算回路、２は乗算回路、３は遅延回路である。
ＩＩＲデジタルフィルタの１次の伝達関数の式を以下に示す。
Figure 2008018197
図３に示した回路は、ＩＩＲデジタルフィルタの１次の伝達関数の式（３）の分母と分子に、各々、
Figure 2008018197
 を掛けたものであり、変更後の伝達関数の式は、
Figure 2008018197
 となる。
ここで、伝達関数の分母の式においては、Ｚ−２の項が存在し、Ｚ−１の項がなく、従って、フィードバックループの乗算と加算の処理を２段のパイプライン処理とすることができるので、処理速度を上げることが可能となる。
図４（ａ）は、パイプライン処理が可能なＩＩＲデジタルフィルタの別の例を示す図である。同図（ａ）において、１は加算回路、２は乗算回路、３は遅延回路である。図４（ｂ）は、同図（ａ）の出力を２サンプル（遅延回路３の２つ分）遅らせたものである。
図４（ａ）に示した回路は、図１４に示した従来のＩＩＲデジタルフィルタの伝達関数の式（１）の分母と分子とに、各々、
Figure 2008018197
 を掛けたものであり、変更後の伝達関数の式は、
Figure 2008018197
 となる。
ここで、伝達関数の分母の式において、Ｚ−１の項がなく、Ｚ−２の項が存在するので、フィードバックループの乗算と加算の処理を２段のパイプライン処理とすることができ、処理速度を上げることが可能となる。
尚、図３及び図４において、数式の変換を行わずに直接に式（５）や式（７）の伝達関数となるような係数を求めて（近似して）、図３と図４のＩＩＲデジタルフィルタを構成しても良い。
図５は、パイプライン処理が可能なＩＩＲデジタルフィルタの別の例を示す図である。同図において、１は加算回路、２は乗算回路、３は遅延回路である。
図５のＩＩＲデジタルフィルタは、図４の（ｂ）の回路と同じ構成であり、図１に示す多入力乗算加算回路４、５とシフトレジスタ６とのブロックで表したものである。このような構成とすることにより、フィードバックループの乗算と加算の処理において、処理速度を上げるためのパイプライン処理が可能となる。
図５に示した多入力乗算加算回路４、５は、５個の乗算器２と１個の加算器１とにより構成したが、その内部構成は、図２に示す部分積生成回路７と多入力加算回路８とにより構成することも可能である。
図６は、ＩＩＲデジタルフィルタの別のブロック図を示す。同図において、４は多入力乗算加算回路、６はシフトレジスタである。
図６に示したＩＩＲデジタルフィルタは、図１の第２の多入力乗算加算回路５がない構成であって、フィードバック処理のみが存在して、伝達関数の分母の項のみの構成である。
図６に示すＩＩＲデジタルフィルタは、パイプライン処理が可能な多入力乗算加算回路４を用いるので、回路の処理速度を上げることが可能である。また、従来のＩＩＲデジタルフィルタのように複数の乗算回路と複数の加算回路とを用いずに、複数の入力で乗算と加算とを行う多入力乗算加算回路４を用いるので、回路規模の小型化も可能である。
本実施形態で説明したＩＩＲデジタルフィルタは、各分野のデジタル信号処理装置にも使用することが可能である。
尚、本実施形態ではＩＩＲデジタルフィルタについて説明したが、本発明は、その他、ＦＩＲデジタルフィルタや、フィードバック系処理を含むフィルタに適用したり、その他の信号処理装置にも使用することが可能であるのは勿論である。
このような構成とすることにより、本実施形態では、多入力乗算加算回路により回路の小型化が可能となり、また高速化のためのパイプライン処理が可能となるので、小型で高速なＩＩＲデジタルフィルタが実現できる。
（実施形態２）
次に、本発明の実施形態２のＩＩＲデジタルフィルタについて、図７を用いて説明する。
図７はＩＩＲデジタルフィルタのブロック図を示す。同図において、４、５は多入力乗算加算回路、６はシフトレジスタ、７ａは部分積生成回路、８は多入力加算回路である。
図７における基本的な回路構成は、実施形態１の図２と同じである。違う点は、部分積生成回路７ａの乗算のための係数を外部入力できる点である。乗算のための係数を外部入力することが可能であるので、フィルタの特性を所望の特性に可変することができるようになる。
また、図７に示す多入力乗算加算回路４、５は、回路の処理速度を上げるためのパイプライン処理が可能であり、多入力の乗算と加算を行うので回路規模も小さくなる。従って、小型で高速なＩＩＲデジタルフィルタが可能となる。
このような構成とすることにより、フィルタの特性を所望の特性に可変することが可能となると共に、多入力乗算加算回路により回路の小型化が可能となり、また高速化のためのパイプライン処理が可能となり、小型で高速なＩＩＲデジタルフィルタが実現できる。
（実施形態３）
続いて、本発明の実施形態３のＩＩＲデジタルフィルタについて、図８及び図９を用いて説明する。
図８はＩＩＲデジタルフィルタのブロック図を示す。同図において、４、５は多入力乗算加算回路、６ａはシフトレジスタ、７は部分積生成回路、８は多入力加算回路である。
図８における基本的な回路構成は、実施形態１の図２と同じである。違う点は、シフトレジスタ６ａからの２組の出力について、各組別に、その組を構成する複数の出力の組合せを外部制御可能な点である。
本実施形態では、シフトレジスタ６ａからの各組の出力の組合せを外部制御することが可能であるので、フィルタの特性を所望の特性に可変することができるようになる。
また、シフトレジスタ６ａの各組の出力の組合せを制御することが可能であるので、回路の処理速度を上げるためのパイプライン処理が可能な回路構成にも変更可能である。
図９は、本実施形態３におけるシフトレジスタ６ａの内部構成を示す図である。同図において、３は遅延回路、６ａはシフトレジスタ、９は出力選択回路である。
前記シフトレジスタ６ａは、図８の多入力乗算加算回路４の出力と外部の出力制御信号とを入力とし、２組の出力信号を出力する。１組の出力信号は伝達関数の分母の項の計算のための多入力乗算加算回路４の入力となり、他の組の出力信号は伝達関数の分子の項の計算のための多入力乗算加算回路５の入力となる。出力選択回路９は、シフトレジスタ６ａの内部に２つ存在し、外部の出力制御信号に応じて、複数個の遅延回路３の出力から幾つかの出力信号を選択して出力する。
このような構成とすることにより、多入力乗算加算回路４、５により回路の小型化が可能となると共に、高速化のためのパイプライン処理が可能となるので、小型で高速なＩＩＲデジタルフィルタが実現できる。
（実施形態４）
更に、本発明の実施形態４のＩＩＲデジタルフィルタについて、図１０を用いて説明する。
図１０はＩＩＲデジタルフィルタのブロック図を示す。同図において、４ａ、５は多入力乗算加算回路、６ｂはシフトレジスタ、７は部分積生成回路、８は多入力加算回路、１０は切り上げ算出回路である。
ＩＩＲデジタルフィルタの伝達関数の分母の項の計算のためのフィードバック処理では、通常、最終段の加算において、下位ビットのビットカットの処理が必要となる。このビットカットの処理には、切捨て、切り上げ、四捨五入など、種々の丸め処理の方法があるが、丸め処理の際に切り上げ（１を加える処理）が必要となる場合、最終段の加算後にこの切り上げ処理が必要となるときには、丸め処理のための演算時間が長くなるという課題が生じる。切り上げ処理は１を加える処理（ワンインクリメント）であるため、下位ビットから上位ビットに向かいキャリー（桁上がり）が生じるために、演算時間が長くなる。
図１０のＩＩＲデジタルフィルタは、切り上げの処理を最終段の加算後ではなく、多入力乗算加算回路４ａの部分積生成回路７によって部分積を生成する際に同時に切り上げの処理を行う。これにより、切り上げの処理を最終段の加算後に行うよりも切り上げの処理の演算時間を短縮することが可能となる。
図１０において、多入力乗算加算回路４ａの内部の切り上げ算出回路１０は、多入力加算回路８の出力より、丸め処理における切り上げの有無を算出し、切り上げがある場合は１を、切り上げがない場合は０を出力する。図１のシフトレジスタ６は多入力乗算加算回路４の内部の多入力加算回路８の出力を入力としていたが、シフトレジスタ６ｂは、多入力乗算加算回路４ａの内部の多入力加算回路８の出力を第１の入力とし、切り上げ算出回路１０の出力を第２の入力としている。２つの入力信号は、シフトレジスタ６ｂによって同じタイミングでシフトされ、同じ出力タイミングで２組の複数の出力信号となり、多入力乗算加算回路４ａの内部の部分積生成回路７の入力となる。部分積生成回路７の２組の複数の入力信号のうち、切り上げ用の複数の入力信号は、各々相当する乗算係数で乗算、し切り上げ用の部分積を生成する。
本実施形態では、前記実施形態１のＩＩＲデジタルフィルタに比べ、部分積の数は増えるが、切り上げ処理においてキャリー（桁上がり）が生じないので、最終段の加算後に丸め処理のための切り上げを行うよりも、演算時間を短縮することが可能となる。
図１０に示したＩＩＲデジタルフィルタは、フィードバックループでは丸め処理を行い、多入力乗算加算回路５への出力では丸め処理を行わないこととなるが、演算時間の短縮としては有効である。
このような構成とすることにより、切り上げの処理の演算時間を短縮することが可能となる。しかも、既述の通り多入力乗算加算回路４ａ、５により回路の小型化が可能となり、また高速化のためのパイプライン処理が可能となるので、小型で高速なＩＩＲデジタルフィルタが実現できる。
（実施形態５）
続いて、本発明の実施形態５のＩＩＲデジタルフィルタについて、図１１、図１２及び図１３を用いて説明する。
図１１はＩＩＲデジタルフィルタのブロック図である。同図において、４、５は多入力乗算加算回路、６はシフトレジスタ、７ａは部分積生成回路、８は多入力加算回路、１１は入力制御回路である。
図１１における基本的な回路構成は、前記実施形態１の図２と同じである。違う点は、外部入力制御信号により入力制御回路１１を用いて入力信号を制御できる点と、部分積生成回路７ａの乗算のための係数を外部入力できる点である。
乗算のための係数を外部入力することが可能であるので、フィルタの特性を所望の特性に可変することができるようになる。
乗算のための係数を外部入力する際、係数の固定小数点の位置が異なる場合、係数のビット幅が固定のときには、係数の最下位ビットの桁（ＬＳＢ：Less Significant Bit）が異なることになる。この場合、図２のような構成では、入力信号の桁（ＬＳＢ）が固定のため、正確な演算を行うことができない。この課題を解決するため、本実施形態では、図１１の入力制御回路１１により、入力信号の桁（ＬＳＢ）を制御することにより正確な演算を行うことが可能となる。
図１２は、図１１における入力制御回路１１の内部構成の一例を示す図である。同図において、１１ａは入力制御回路、１２はビットシフト回路である。外部入力制御信号に応じて、ビットシフト回路１２のビットシフトの量を制御する。このとき、そのビットシフト量は、図１１における部分積生成回路７ａの係数のＬＳＢに対応したビットシフト量である。
図１３は、図１１における入力制御回路１１の内部構成の他の一例を示す図である。同図において、１１ｂは入力制御回路、１２ａ、１２ｂ、１２Ｎは複数のビットシフト回路、１３はセレクタである。
前記複数のビットシフト回路１２ａ、１２ｂ、１２Ｎは、入力信号を各々のビットシフト量でビットシフトする回路である。このときのビットシフト量は、図１１における部分積生成回路７ａに入力される各種係数のＬＳＢに対応したビットシフト量である。セレクタ１３は、外部からの入力制御信号に応じて、前記複数のビットシフト回路１２ａ、１２ｂ、１２Ｎのビットシフト出力のうち、部分積生成回路７ａへ入力される実際の係数のＬＳＢに対応したビットシフト量に設定されたビットシフト回路のビットシフト出力を選択する。
このような構成とすることにより、フィルタの特性を所望の特性に可変することが可能となる。しかも、既述の通り、多入力乗算加算回路により回路の小型化が可能となると共に、高速化のためのパイプライン処理が可能となるので、小型で高速なＩＩＲデジタルフィルタが実現できる。
以上、ＩＩＲデジタルフィルタの構成を説明したが、本発明は、このような構成を持つＩＩＲデジタルフィルタを合成する合成装置を含む。更に、本発明は、既述した構成を物理的に有するＩＩＲデジタルフィルタだけでなく、そのような構成を作成するデジタルフィルタの合成プログラムや、その合成プログラムを記録した記録媒体も含む。
以上説明したように、本発明のデジタルフィルタは、パイプライン処理が可能な多入力乗算加算回路を用いることにより、小型で且つ高速なデジタルフィルタを実現することが可能であるので、各種のデジタル信号処理における例えばＩＩＲデジタルフィルタとして有用であると共に、光学式記録情報装置等や、通信等の用途の他、あらゆるデジタル信号処理の演算装置に適用可能である。
本発明の実施形態１によるＩＩＲデジタルフィルタの構成を示すブロック図である。 同ＩＩＲデジタルフィルタの具体的構成を示すブロック図である。 パイプライン処理が可能なＩＩＲデジタルフィルタの一例を示す図である。 （ａ）はパイプライン処理が可能なＩＩＲデジタルフィルタの他の一例を示す図、同図（ｂ）は同図（ａ）の構成を変形して出力を２サンプル遅らせた構成を示す図である。 パイプライン処理が可能なＩＩＲデジタルフィルタの更に他の一例を示す図である。 本発明の実施形態１のＩＩＲデジタルフィルタの変形例を示すブロック図である。 本発明の実施形態２のＩＩＲデジタルフィルタの構成を示すブロック図である。 本発明の実施形態３のＩＩＲデジタルフィルタの構成を示すブロック図である。 同ＩＩＲデジタルフィルタに備えるシフトレジスタの内部構成を示す図である。 本発明の実施形態４のＩＩＲデジタルフィルタの構成を示すブロック図である。 本発明の実施形態５のＩＩＲデジタルフィルタの構成を示すブロック図である。 同ＩＩＲデジタルフィルタに備える入力制御回路の内部構成を示す図である。 同入力制御回路の変形例を示す図である。 従来のＩＩＲデジタルフィルタの構成を示すブロック図である。
１ 加算回路
２ 乗算回路
３ 遅延回路
４、４ａ 第１の多入力乗算加算回路
５ 第２の多入力乗算加算回路
６、６ａ、６ｂ シフトレジスタ
７、７ａ 部分積生成回路
８ 多入力加算回路
９ 出力選択回路
１０ 切り上げ算出回路
１１、１１ａ、１１ｂ 入力制御回路
１２、１２ａ〜１２Ｎ ビットシフト回路
１３ セレクタ

Claims (17)

  1. データを記憶する複数のレジスタを有し、１サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタと、
    入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路と、
    前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全てを加算し、その加算結果の出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第２の多入力乗算加算回路とを備えた
    ことを特徴とするデジタルフィルタ。
  2. 前記請求項１記載のデジタルフィルタにおいて、
    前記第１の多入力乗算加算回路は、
    前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算して複数の部分積を生成する部分積生成回路と、
    前記入力信号と前記部分積生成回路の出力とを入力とし、その全ての入力信号を加算し、処理速度を上げるためのパイプライン処理が可能な多入力加算回路とから構成される
    ことを特徴とするデジタルフィルタ。
  3. 前記請求項１記載のデジタルフィルタにおいて、
    前記第２の多入力乗算加算回路は、
    前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算して複数の部分積を生成する部分積生成回路と、
    前記部分積生成回路の出力を入力とし、その全ての入力信号を加算し、処理速度を上げるためのパイプライン処理が可能な多入力加算回路とから構成される
    ことを特徴とするデジタルフィルタ。
  4. データを記憶する複数のレジスタを有し、１サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタと、
    入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算した出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路とを備えた
    ことを特徴とするデジタルフィルタ。
  5. 前記請求項４記載のデジタルフィルタにおいて、
    前記第１の多入力乗算加算回路は、
    前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算して複数の部分積を生成する部分積生成回路と、
    前記入力信号と前記部分積生成回路の出力とを入力とし、その全ての入力信号を加算し、処理速度を上げるためのパイプライン処理が可能な多入力加算回路とから構成される
    ことを特徴とするデジタルフィルタ。
  6. 前記請求項１記載のデジタルフィルタにおいて、
    前記第１及び第２の多入力乗算加算回路は、各々、乗算係数が外部から入力される
    ことを特徴とするデジタルフィルタ。
  7. 前記請求項１記載のデジタルフィルタにおいて、
    前記シフトレジスタは、
    その複数の出力信号が、各々、外部制御信号に基づいて選択される
    ことを特徴とするデジタルフィルタ。
  8. 前記請求項４記載のデジタルフィルタにおいて、
    前記シフトレジスタは、
    その複数の出力信号が、各々、外部制御信号に基づいて選択される
    ことを特徴とするデジタルフィルタ。
  9. ２つの信号を入力としてデータを記憶する２組の複数のレジスタを有し、１サンプル毎に前記２組の複数のレジスタのデータを各々シフトさせるシフトレジスタと、
    入力信号と前記シフトレジスタの２組の複数の出力信号とを入力とし、このシフトレジスタからの２組の複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの第１の入力とし、前記シフトレジスタからの２組の複数の入力信号に各々係数を乗算してそれ等の乗算結果と前記入力信号との全てを加算した出力から丸め処理のための切り上げの有無を算出し、その算出結果の出力を前記シフトレジスタの第２の入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路と、
    前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全てを加算した出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第２の多入力乗算加算回路とを備えた
    ことを特徴とするデジタルフィルタ。
  10. ２つの信号を入力としてデータを記憶する２組の複数のレジスタを有し、１サンプル毎に前記２組の複数のレジスタのデータを各々シフトさせるシフトレジスタと、
    入力信号と前記シフトレジスタの２組の複数の出力信号とを入力とし、このシフトレジスタからの２組の複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの第１の入力とし、前記シフトレジスタからの２組の複数の入力信号に各々係数を乗算してそれ等の乗算結果と前記入力信号との全てを加算した出力から丸め処理のための切り上げの有無を算出し、その算出結果の出力を前記シフトレジスタの第２の入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路とを備えた
    ことを特徴とするデジタルフィルタ。
  11. 前記請求項１記載のデジタルフィルタにおいて、
    外部入力制御信号に基づいて前記入力信号に対して所定の処理を行うように制御し、その制御後の信号を前記第１の多入力乗算加算回路に出力する入力制御回路を備え、
    前記第１の多入力乗算加算回路は、乗算係数が外部から入力され、
    前記第２の多入力乗算加算回路も、乗算係数が外部から入力される
    ことを特徴とするデジタルフィルタ。
  12. 前記請求項１１記載のデジタルフィルタにおいて、
    前記入力制御回路は、
    外部入力制御信号に基づいて、入力信号のビットシフト処理を行うビットシフト回路で構成される
    ことを特徴とするデジタルフィルタ。
  13. 前記請求項１１記載のデジタルフィルタにおいて、
    前記入力制御回路は、
    入力信号を互いに異なるビット数だけビットシフトする処理を行う複数個のビットシフト回路と、
    前記複数のビットシフト回路の出力を、前記外部入力制御信号に基づいて選択するセレクタとにより構成される
    ことを特徴とするデジタルフィルタ。
  14. 前記請求項１に記載のデジタルフィルタを備えた
    ことを特徴とする信号処理装置。
  15. デジタルフィルタを、
    データを記憶する複数のレジスタを有し、１サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタと、
    入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路と、
    前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全てを加算し、その加算結果の出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第２の多入力乗算加算回路とにより合成する
    ことを特徴とするデジタルフィルタの合成装置。
  16. コンピュータにデジタルフィルタを合成させるプログラムであって、
    データを記憶する複数のレジスタを有し、１サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタを合成するステップと、
    入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの入力とし、処理速度を上げるためのパイプライン処理が可能な第１の多入力乗算加算回路を合成するステップと、
    前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全てを加算し、その加算結果の出力をデジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第２の多入力乗算加算回路を合成するステップとを有する
    ことを特徴とするデジタルフィルタの合成プログラム。
  17. 請求項１６に記載のデジタルフィルタの合成プログラムを記録した
    ことを特徴とするデジタルフィルタの合成プログラム記録媒体。
JP2008528729A 2006-08-08 2007-03-19 デジタルフィルタ、その合成装置、合成プログラム、及び合成プログラム記録媒体 Pending JPWO2008018197A1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006215782 2006-08-08
JP2006215782 2006-08-08
PCT/JP2007/055542 WO2008018197A1 (fr) 2006-08-08 2007-03-19 Filtre numérique, son dispositif de synthèse, programme de synthèse, et support d'enregistrement de programme de synthèse

Publications (1)

Publication Number Publication Date
JPWO2008018197A1 true JPWO2008018197A1 (ja) 2009-12-24

Family

ID=39032736

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008528729A Pending JPWO2008018197A1 (ja) 2006-08-08 2007-03-19 デジタルフィルタ、その合成装置、合成プログラム、及び合成プログラム記録媒体

Country Status (5)

Country Link
US (1) US20100146024A1 (ja)
JP (1) JPWO2008018197A1 (ja)
KR (1) KR101008782B1 (ja)
CN (1) CN101553984A (ja)
WO (1) WO2008018197A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5059508B2 (ja) * 2007-07-26 2012-10-24 ルネサスエレクトロニクス株式会社 マイクロプロセッサ
US8560592B2 (en) * 2010-07-30 2013-10-15 National Instruments Corporation Performing multiplication for a multi-channel notch rejection filter
CN108599736A (zh) * 2018-05-11 2018-09-28 河南大学 一种拥有自由随机结构的无乘法iir数字滤波器的设计方法
JP7177339B2 (ja) * 2018-09-27 2022-11-24 アイコム株式会社 演算回路、デジタルフィルタ、および通信機
CN111835671B (zh) * 2020-07-03 2022-07-12 重庆邮电大学 一种低pmepr的四相z互补序列对的产生方法与装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5834615A (ja) * 1981-08-24 1983-03-01 Victor Co Of Japan Ltd Ｉｉｒデイジタルフイルタ
JPH06104697A (ja) * 1992-09-21 1994-04-15 Kawasaki Steel Corp プログラマブルデジタルフィルタ
JPH06252701A (ja) * 1993-02-22 1994-09-09 Seiko Epson Corp 時系列信号の線形補間装置
JPH0997166A (ja) * 1995-09-29 1997-04-08 Hitachi Ltd ディジタル乗算器、ディジタルトランスバーサル型等化器及びディジタル積和演算回路
JPH10284992A (ja) * 1997-04-07 1998-10-23 Nec Corp 内挿フィルタ
JPH1198023A (ja) * 1997-09-19 1999-04-09 Matsushita Electric Ind Co Ltd 信号符号化及び復号化装置
JP2000295146A (ja) * 1999-04-01 2000-10-20 Matsushita Electric Ind Co Ltd 巡回型ディジタルフィルタの構成方法
JP2000299622A (ja) * 1999-04-13 2000-10-24 Alpine Electronics Inc デジタルフィルタのノイズ抑制方式

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62297934A (ja) * 1986-06-18 1987-12-25 Matsushita Electric Ind Co Ltd デイジタル信号処理装置
JPH0435213A (ja) * 1990-05-28 1992-02-06 Hitachi Ltd フィルタ回路
US5957999A (en) * 1995-08-31 1999-09-28 National Semiconductor Corporation Booth multiplier with squaring operation accelerator
US6148314A (en) * 1998-08-28 2000-11-14 Arm Limited Round increment in an adder circuit
US7277479B2 (en) * 2003-03-02 2007-10-02 Mediatek Inc. Reconfigurable fir filter
JP4416572B2 (ja) * 2004-05-27 2010-02-17 富士通株式会社 信号処理回路

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5834615A (ja) * 1981-08-24 1983-03-01 Victor Co Of Japan Ltd Ｉｉｒデイジタルフイルタ
JPH06104697A (ja) * 1992-09-21 1994-04-15 Kawasaki Steel Corp プログラマブルデジタルフィルタ
JPH06252701A (ja) * 1993-02-22 1994-09-09 Seiko Epson Corp 時系列信号の線形補間装置
JPH0997166A (ja) * 1995-09-29 1997-04-08 Hitachi Ltd ディジタル乗算器、ディジタルトランスバーサル型等化器及びディジタル積和演算回路
JPH10284992A (ja) * 1997-04-07 1998-10-23 Nec Corp 内挿フィルタ
JPH1198023A (ja) * 1997-09-19 1999-04-09 Matsushita Electric Ind Co Ltd 信号符号化及び復号化装置
JP2000295146A (ja) * 1999-04-01 2000-10-20 Matsushita Electric Ind Co Ltd 巡回型ディジタルフィルタの構成方法
JP2000299622A (ja) * 1999-04-13 2000-10-24 Alpine Electronics Inc デジタルフィルタのノイズ抑制方式

Also Published As

Publication number Publication date
KR101008782B1 (ko) 2011-01-14
CN101553984A (zh) 2009-10-07
KR20090048588A (ko) 2009-05-14
WO2008018197A1 (fr) 2008-02-14
US20100146024A1 (en) 2010-06-10

Similar Documents

Publication Publication Date Title
US7409417B2 (en) Polyphase filter with optimized silicon area
US7529788B2 (en) Digital filter design method and device, digital filter design program, and digital filter
JP2779617B2 (ja) 有限インパルス応答フィルタ
JPWO2008018197A1 (ja) デジタルフィルタ、その合成装置、合成プログラム、及び合成プログラム記録媒体
EP0693236B1 (en) Method and arrangement in a transposed digital fir filter for multiplying a binary input signal with tap coefficients and a method for designing a transposed digital filter
JPH082014B2 (ja) 多段デジタル・フィルタ
US5798954A (en) Digital filter device having a bit shifter unit
JPWO2005078925A1 (ja) デジタルフィルタの設計方法および装置、デジタルフィルタ設計用プログラム、デジタルフィルタ
JPWO2006134688A1 (ja) 補間処理回路
US20080225937A1 (en) Method and system of providing a high speed tomlinson-harashima precoder
US7242326B1 (en) Sample rate conversion combined with filter
JP3668780B2 (ja) Ｆｉｒフィルタ
JPWO2004079905A1 (ja) デジタルフィルタの設計方法および装置、デジタルフィルタ設計用プログラム、デジタルフィルタ
US6625628B1 (en) Method and apparatus for digital filter
JPWO2007102611A1 (ja) 補間関数生成回路
Kuzhaloli et al. FIR filter design for advanced audio/video processing applications
WO2005002051A1 (ja) デジタルフィルタ
JP4273323B2 (ja) 積和演算回路
US20050120067A1 (en) Digital filter designing method, digital filter designing program, digital filter
JP5102710B2 (ja) デジタルフィルタ
JPH0365813A (ja) 信号処理集積回路
KR102035935B1 (ko) 유한 임펄스 응답 필터 액셀러레이터
JP2007267204A (ja) フィルタ装置
JPH03211910A (ja) ディジタルフィルタ
Sahour et al. FPGA implementation of Daubeshies polyphase-decimator filter

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120124

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120605