WO2008018197A1 - Filtre numérique, son dispositif de synthèse, programme de synthèse, et support d'enregistrement de programme de synthèse - Google Patents

Filtre numérique, son dispositif de synthèse, programme de synthèse, et support d'enregistrement de programme de synthèse Download PDF

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WO2008018197A1
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digital filter
shift register
multiplication
output
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Kouichi Nagano
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Panasonic Corporation
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    • H03H2220/00—Indexing scheme relating to structures of digital filters
    • H03H2220/04—Pipelined

Definitions

  • the present invention relates to a digital filter used in signal processing in various fields, and in particular, an IIR filter (Infinite Impulse Response Filter) and an infinite impulse response filter (Finite Impulse Response Filter) that realize miniaturization and high speed. And a signal processing apparatus including feedback system processing.
  • IIR filter Infinite Impulse Response Filter
  • Finite Impulse Response Filter Finite Impulse Response Filter
  • IIR digital filters are one of arithmetic units used in various fields of digital signal processing. As digital filters, there are generally FIR filters (Finite Impulse Response Filters) and IIR filters (Infinite Impulse Response Filters).
  • FIR filters Finite Impulse Response Filters
  • IIR filters Infinite Impulse Response Filters
  • the IIR filter can reduce the size of the circuit with less order to achieve the same characteristics as the FIR filter, but the number of bits for the operation must be sufficiently large.
  • Patent Document 1 the configuration of the IIR digital filter has been disclosed in, for example, Patent Document 1 and Patent Document
  • FIG. 14 shows an example of a conventional IIR digital filter.
  • 1 is an adder circuit
  • 2 is a multiplier circuit
  • 3 is a delay circuit.
  • the input signal is usually a 2's complement signal (signed signal).
  • Fig. 14 shows a configuration called direct form II.
  • Figure 14 shows an example where the denominator and numerator are quadratic, and the transfer function is
  • the delay circuit 3 gives a time delay of one sample time, multiplies each output by the multiplier circuit 2 by the multiplier circuit 2, and adds the output of the multiplier circuit 2 by the adder circuit 1.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 63-164606
  • Patent Document 2 JP-A-2-166821
  • Patent Document 3 Japanese Patent Laid-Open No. 3-263910
  • the present invention has been made to solve the above-described conventional problems, and an object of the present invention is to provide a digital filter capable of high-speed circuit operation and a reduction in circuit scale, and a synthesizing device thereof. To provide a synthesis program and a synthesis program recording medium.
  • one component having the same function as that of a digital filter is not included in a configuration including a plurality of multiplication circuits and a plurality of addition circuits.
  • the multi-input multiplication and addition circuit is not included in a configuration including a plurality of multiplication circuits and a plurality of addition circuits.
  • the digital filter of the present invention includes a plurality of registers for storing data, a shift register that shifts data in the plurality of registers for each sample, and a plurality of input signals and a plurality of the shift registers.
  • the output signal of the shift register is input, a plurality of input signals from the shift register are respectively multiplied by coefficients, the multiplication results and all of the input signals are added, and the output of the addition result is output to the shift register.
  • a first multi-input multiplication and addition circuit capable of preprocessing and a plurality of output signals of the shift register as inputs, multiply each of the plurality of input signals by a coefficient, add all of the multiplication results, and It is characterized in that the output of the addition result is used as the output of a digital filter, and a second multi-input multiplication and addition circuit capable of performing a knock-line process for increasing the processing speed is provided.
  • the first multi-input multiply-add circuit receives a plurality of output signals of the shift register as inputs, and multiplies each of the plurality of input signals by a coefficient to generate a plurality of signals.
  • a partial product generation circuit that generates a partial product, and the input signal and the output of the partial product generation circuit are input, and all of the input signals are added to enable a multi-line process to increase the processing speed.
  • an input adder circuit is an input adder circuit.
  • the second multi-input multiply-add circuit receives a plurality of output signals of the shift register as inputs, and multiplies each of the plurality of input signals by a coefficient to generate a plurality of signals.
  • the digital filter of the present invention includes a plurality of registers for storing data, and includes a shift register that shifts data of the plurality of registers for each sample, an input signal, and a plurality of output signals of the shift register.
  • a first multi-input multiplication and addition circuit capable of line processing.
  • the first multi-input multiplication and addition circuit receives a plurality of output signals of the shift register as inputs, and multiplies the plurality of input signals by a coefficient, respectively.
  • a partial product generation circuit that generates a partial product, and the input signal and the output of the partial product generation circuit are input, and all of the input signals are added to enable a multi-line process to increase the processing speed.
  • an input adder circuit an input adder circuit.
  • the present invention is characterized in that, in the digital filter, the first and second multi-input multiplication and addition circuits each receive a multiplication coefficient from the outside. [0019]
  • the present invention is characterized in that, in the digital filter, the plurality of output signals of the shift register are each selected based on an external control signal.
  • the present invention is characterized in that, in the digital filter, the plurality of output signals of the shift register are each selected based on an external control signal.
  • the digital filter of the present invention has two sets of multiple registers that store data using two signals as inputs, and shifts the data of the two sets of multiple registers for each sample. And an input signal and two sets of output signals of the shift register as inputs, multiply the two sets of input signals of the shift register power by respective coefficients, and the multiplication results and the input signals And the output of the result of the addition is used as the first input of the shift register.
  • Each of the two sets of input signals from the shift register is multiplied by a coefficient, and the multiplication result and the input are added.
  • Pipeline processing is performed to increase the processing speed by calculating whether rounding is performed or not from the output obtained by adding all of the signals and using the output of the calculation result as the second input of the shift register.
  • a first multi-input multiplication and addition circuit capable of receiving the output signal and a plurality of output signals of the shift register as inputs, multiplying each of the plurality of input signals by a coefficient and adding all of the multiplication results to the output of the digital filter.
  • a second multi-input multiplication and addition circuit capable of pipeline processing to increase the processing speed.
  • the digital filter of the present invention has two sets of a plurality of registers for storing data using two signals as inputs, and shifts each of the data in the two sets of the registers for each sample. And an input signal and two sets of output signals of the shift register as inputs, multiply the two sets of input signals of the shift register power by respective coefficients, and the multiplication results and the input signals And the output of the result of the addition is used as the first input of the shift register.
  • Each of the two sets of input signals from the shift register is multiplied by a coefficient, and the multiplication result and the input are added.
  • Pipeline processing is performed to increase the processing speed by calculating whether rounding is performed or not from the output obtained by adding all of the signals and using the output of the calculation result as the second input of the shift register. Characterized by comprising a first multi-input multiplier adder circuits ability.
  • the present invention provides the digital filter, wherein the input is based on an external input control signal.
  • An input control circuit that controls the input signal to perform predetermined processing and outputs the signal after the control to the first multi-input multiplication and addition circuit, and the first multi-input multiplication and addition circuit includes: The multiplication coefficient is inputted from the outside, and the second multi-input multiplication and addition circuit is also inputted with the multiplication coefficient from the outside.
  • the present invention is characterized in that, in the digital filter, the input control circuit includes a bit shift circuit that performs a bit shift process of an input signal based on an external input control signal.
  • the present invention provides the digital filter, wherein the input control circuit includes a plurality of bit shift circuits for performing a process of shifting the input signal by a different number of bits, and outputs of the plurality of bit shift circuits. And a selector that selects based on the external input control signal.
  • a signal processing apparatus includes the digital filter.
  • the digital filter synthesizing device of the present invention includes a shift register that has a plurality of registers for storing data, shifts the data in the plurality of registers for each sample, an input signal, and the shift register. And a plurality of input signals from the shift register are respectively multiplied by coefficients, the multiplication results and all of the input signals are added, and the output of the addition result is shifted to the output.
  • the first multi-input multiplication and addition circuit that can be pipelined to increase the processing speed as input to the register and the multiple output signals of the shift register are input, and the multiple input signals are multiplied by coefficients. Then, all the multiplication results are added, and the output of the addition result is used as the output of the digital filter, enabling pipeline processing to increase the processing speed. It is synthesized by the second multi-input multiplication and addition circuit.
  • a digital filter synthesis program is a program for causing a computer to synthesize a digital filter, and includes a plurality of registers for storing data, and a shift register for shifting data in a plurality of registers for each sample.
  • the input signal and the plurality of output signals of the shift register as inputs, multiply each of the plurality of input signals from the shift register by a coefficient, and all of the multiplication results and the input signal And the output of the addition result is used as the input of the shift register to increase the processing speed.
  • a first multi-input multiplication / addition circuit capable of pipeline processing for receiving a plurality of output signals from the shift register, multiplying each of the plurality of input signals by a coefficient, and And a step of synthesizing a second multi-input multiplication / addition circuit capable of pipeline processing for increasing the processing speed, adding all of them, and using the output of the addition result as an output of a digital filter.
  • the digital filter synthesis program recording medium of the present invention is characterized in that the digital filter synthesis program is recorded.
  • the multi-input multiplication and addition circuit is used as a component, so that the circuit can be reduced in size.
  • the multi-input multiplication and addition circuit can perform pipeline processing for high-speed processing, it is possible to perform filter processing at high speed.
  • the filter characteristics can be made variable, and a digital filter having desired characteristics can be easily obtained.
  • any number of output signals can be selected from among a plurality of output signals having a shift register capability, so that the characteristics of the filter can be made variable, and the digital filter having a small and high-speed desired characteristic can be obtained. Can be obtained.
  • the rounding-up process for rounding operation is performed at the time of multi-input multiplication after feedback rather than at the time of output of multi-input addition, so that a small and even faster digital filter can be obtained. .
  • the input control circuit can perform predetermined processing such as bit shift on the input signal, the least significant bit digit of the externally input multiplication coefficient differs between the multiplication coefficients. Even if it is a case, accurate calculation can be performed and desired accuracy is good
  • V digital filter
  • the digital filter synthesizing apparatus, synthesizing program, and recording medium thereof can synthesize a small and high-speed digital filter as described above.
  • the multi-input multiplication and addition circuit is used as a component of the digital filter, it is possible to reduce the size and increase the processing speed. Since pipeline processing is possible, a high-speed digital filter can be realized.
  • the rounding-up process for the rounding operation is performed at the time of multi-input multiplication addition after feedback rather than at the time of output of multi-input addition, so that a much faster digital filter can be realized.
  • FIG. 1 is a block diagram showing a configuration of an IIR digital filter according to Embodiment 1 of the present invention.
  • FIG. 2 is a block diagram showing a specific configuration of the IIR digital filter.
  • FIG. 3 is a diagram showing an example of an IIR digital filter capable of pipeline processing.
  • Fig. 4 (a) is a diagram showing another example of an IIR digital filter capable of pipeline processing.
  • FIG. (B) is a diagram showing a configuration in which the configuration of FIG. (A) is modified to delay the output by two samples.
  • FIG. 5 is a diagram showing still another example of an IIR digital filter capable of pipeline processing.
  • FIG. 6 is a block diagram showing a modification of the IIR digital filter according to the first embodiment of the present invention.
  • FIG. 7 is a block diagram showing a configuration of an IIR digital filter according to the second embodiment of the present invention.
  • FIG. 8 is a block diagram showing a configuration of an IIR digital filter according to the third embodiment of the present invention.
  • FIG. 9 is a diagram showing an internal configuration of a shift register provided in the IIR digital filter.
  • FIG. 10 is a block diagram showing a configuration of an IIR digital filter according to Embodiment 4 of the present invention.
  • FIG. 11 is a block diagram showing a configuration of an IIR digital filter according to the fifth embodiment of the present invention.
  • FIG. 12 is a diagram showing an internal configuration of an input control circuit provided in the IIR digital filter. is there.
  • FIG. 13 is a diagram showing a modification of the input control circuit.
  • FIG. 14 is a diagram showing a configuration of a conventional IIR digital filter.
  • the IIR digital filter according to the first embodiment of the present invention will be described with reference to FIG. 1, FIG. 2, FIG. 3, FIG.
  • FIG. 1 is a block diagram of an IIR digital filter.
  • 4 and 5 are multi-input multiplication and addition circuits
  • 6 is a shift register, which has a plurality of registers (not shown).
  • FIG. 14 shows a configuration called direct form II, and shows an example where the denominator and the numerator are quadratic, and the transfer function is as shown in the above equation (1).
  • the IIR digital filter has a feedback loop and must perform multiplication and addition in one sample (one clock cycle). In the multiplication and addition processing in one sample (one clock cycle), it is impossible to carry out a no-ply processing for increasing the processing speed, and thus it is difficult to achieve high-speed circuit operation. If the filter order increases, the denominator of the transfer function and the number of taps in the numerator will increase, increasing the number of hardware multipliers and adders, making it difficult to reduce the circuit scale.
  • the IIR digital filter shown in Fig. 1 uses multi-input multiplication and addition circuits 4 and 5 that can be pipelined. Therefore, an IIR digital filter that can be pipelined, such as a feedback loop, is used.
  • an IIR digital filter that performs multiplication and addition in 2 samples (1 clock cycle) the multi-input multiplication and addition of the multi-input multiplication and addition circuit 4 in the feedback loop is processed in two stages of pipeline processing. The processing speed of the circuit can be increased.
  • the multi-input multiplication and addition circuits 4 and 5 that perform multiplication of all inputs and all additions can be used without using a plurality of multiplication circuits and a plurality of addition circuits as in the conventional IIR digital filter.
  • the circuit scale can be reduced.
  • the circuit scale can be reduced by providing only one shift register 6 and using it in common.
  • FIG. 2 shows a block diagram of an IIR digital filter.
  • 4 and 5 are multi-input multiplication and addition circuits
  • 6 is a shift register
  • 7 is a multi-input multiplication and addition circuit 4
  • 5 is a partial product generation circuit
  • 8 is a multi-input multiplication and addition circuit 4
  • 5 is a multi-input adder circuit arranged in 5.
  • the partial product generation circuit 7 in the multi-input multiplication and addition circuits 4 and 5 generates a partial product by multiplying a plurality of inputs by a multiplication coefficient.
  • This partial product generation circuit 7 is configured to obtain a partial product by 1-bit multiplication, and is equivalent to performing an AND operation of bit operations.
  • the multi-input adder circuit 8 inside the multi-input multiply adder circuits 4 and 5 is a circuit that inputs the results of a plurality of partial products from the partial product generator circuit 7 and adds these inputs. Circuit configuration and For example, there is a Wallace tree adder circuit.
  • the multi-input multiplication and addition circuits 4 and 5 shown in FIG. 2 can perform pipeline processing for increasing the processing speed of the circuit, so that high-speed processing is possible.
  • the circuit scale is also reduced. Therefore, a small and high-speed IIR digital filter is possible.
  • FIG. 3 is a diagram illustrating an example of an IIR digital filter that can be pipelined using the IIR digital filter of FIGS. 1 and 22.
  • 1 is an adder circuit
  • 2 is a multiplier circuit
  • 3 is a delay circuit.
  • FIG. 4 (a) is a diagram showing another example of an IIR digital filter capable of pipeline processing.
  • 1 is an adder circuit
  • 2 is a multiplier circuit
  • 3 is a delay circuit.
  • Figure 4 (b) shows the output of Fig. 4 (a) delayed by two samples (two delay circuits 3).
  • the circuit shown in FIG. 4 (a) has the denominator and the numerator of the transfer function equation (1) of the conventional IIR digital filter shown in FIG.
  • FIG. 5 is a diagram illustrating another example of an IIR digital filter capable of pipeline processing.
  • the IIR digital filter of FIG. 5 has the same configuration as the circuit of FIG. 4B, and is represented by a block of the multi-input multiplication and addition circuits 4 and 5 and the shift register 6 shown in FIG. is there. With such a configuration, it is possible to perform a knock-line process for increasing the processing speed in the feedback loop multiplication and addition processes.
  • the multi-input multiplication and addition circuits 4 and 5 shown in FIG. 5 are configured by five multipliers 2 and one adder 1.
  • the internal configuration is the partial product generation circuit shown in FIG. 7 and a multi-input adder circuit 8 can also be used.
  • FIG. 6 shows another block diagram of an IIR digital filter.
  • 4 is a multi-input multiplication and addition circuit
  • 6 is a shift register.
  • the IIR digital filter shown in Fig. 6 has a configuration without the second multi-input multiplication and addition circuit 5 in Fig. 1 and has only a feedback process, and only a denominator term of the transfer function. It is.
  • the IIR digital filter shown in FIG. 6 uses the multi-input multiplication and addition circuit 4 capable of pipeline processing, so that the processing speed of the circuit can be increased.
  • the multi-input multiplication and addition circuit 4 that performs multiplication and addition with multiple inputs is used instead of multiple multiplication circuits and multiple addition circuits as in the case of conventional IIR digital filters, the circuit scale is small. It is also possible.
  • the IIR digital filter described in this embodiment can also be used in digital signal processing apparatuses in various fields.
  • the force described for the IIR digital filter is as follows.
  • the multi-input multiplication and addition circuit can reduce the size of the circuit, and the pipeline processing for high-speed processing can be performed.
  • a high-speed IIR digital filter can be realized.
  • FIG. 7 shows a block diagram of an IIR digital filter.
  • 4 and 5 are multi-input multiplication and addition circuits
  • 6 is a shift register
  • 7a is a partial product generation circuit
  • 8 is a multi-input addition circuit.
  • the basic circuit configuration in FIG. 7 is the same as that in FIG. 2 of the first embodiment. The difference is that the coefficient for multiplication of the partial product generation circuit 7a can be input externally. Since the coefficient for multiplication can be input externally, the filter characteristic can be changed to a desired characteristic.
  • the multi-input multiplication / addition circuits 4 and 5 shown in FIG. 7 can perform pipeline processing for increasing the processing speed of the circuit, and perform multi-input multiplication and addition, thereby reducing the circuit scale. Therefore, a small and high-speed IIR digital filter is possible.
  • the filter characteristics can be changed to desired characteristics, the circuit can be reduced in size by the multi-input multiplication and addition circuit, and a pipe for speeding up can be used. Line processing is possible, and a small and high-speed IIR digital filter can be realized.
  • FIG. 8 shows a block diagram of an IIR digital filter.
  • 4 and 5 are multi-input multiplication and addition circuits
  • 6a is a shift register
  • 7 is a partial product generation circuit
  • 8 is a multi-input addition circuit.
  • FIG. 8 The basic circuit configuration in FIG. 8 is the same as FIG. 2 of the first embodiment. The difference is that the two sets of outputs from the shift register 6a can be controlled externally for each set of multiple outputs that make up that set.
  • the combination of outputs from the shift register 6a can be externally controlled, so that the filter characteristics can be changed to desired characteristics.
  • FIG. 9 is a diagram illustrating an internal configuration of the shift register 6a according to the third embodiment.
  • 3 is a delay circuit
  • 6a is a shift register
  • 9 is an output selection circuit.
  • the shift register 6a receives the output of the multi-input multiplication and addition circuit 4 of FIG. 8 and an external output control signal, and outputs two sets of output signals.
  • One set of output signals is the input of the multi-input multiply-add circuit 4 for calculating the denominator term of the transfer function
  • the other set of output signals is the multi-input multiply-add circuit for calculating the numerator term of the transfer function. 5 inputs.
  • Two output selection circuits 9 exist in the shift register 6a, and select and output several output signals from the outputs of the plurality of delay circuits 3 in accordance with an external output control signal.
  • the multi-input multiplication and addition circuits 4 and 5 can reduce the size of the circuit, and the pipeline processing for high-speed processing is possible. I IR digital filter can be realized.
  • FIG. 10 shows a block diagram of the IIR digital filter.
  • 4a and 5 are multi-input multiplication and addition circuits
  • 6b is a shift register
  • 7 is a partial product generation circuit
  • 8 is a multi-input addition circuit
  • 10 is a round-up calculation circuit.
  • the bit cut processing of the lower bits is usually required in the final stage addition.
  • rounding methods such as rounding down, rounding up, and rounding off in this bit cut processing.
  • rounding up (adding 1)
  • rounding-up (adding 1)
  • rounding-up there is a problem that the calculation time for rounding processing becomes long.
  • the round-up process is a process that increments 1 (one increment), and the carry time is increased from the lower bit to the upper bit, resulting in a longer calculation time.
  • the IIR digital filter in FIG. 10 performs the round-up process at the same time when the partial product is generated by the partial product generation circuit 7 of the multi-input multiplication and addition circuit 4a in which the round-up process is not performed after the final stage addition. .
  • the round-up calculation circuit 10 inside the multi-input multiplication and addition circuit 4a From the output of the adder circuit 8, the presence or absence of rounding is calculated. If there is rounding up, 1 is output, and if there is no rounding up, 0 is output.
  • the shift register 6 in Fig. 1 has the input of the multi-input adder circuit 8 in the multi-input multiply adder circuit 4 as an input.
  • the shift register 6b is the output of the multi-input adder circuit 8 in the multi-input multiply adder circuit 4a. Is the first input, and the output of the round-up calculation circuit 10 is the second input.
  • the two input signals are shifted at the same timing by the shift register 6b, become two sets of a plurality of output signals at the same output timing, and are input to the partial product generation circuit 7 inside the multi-input multiplication and addition circuit 4a.
  • the multiple input signals for rounding up are multiplied by the corresponding multiplication coefficients to generate partial products for rounding up.
  • the number of partial products is increased as compared with the IIR digital filter of the first embodiment, but no carry (carry) occurs in the round-up process, so that the rounding process is performed after the final stage addition. Therefore, it is possible to reduce the calculation time compared to rounding up.
  • the IIR digital filter shown in FIG. 10 performs rounding in the feedback loop !, and is effective in reducing the force calculation time that does not perform rounding in the output to the multi-input multiplication and addition circuit 5. is there.
  • the multi-input multiplication and addition circuits 4a and 5 can reduce the size of the circuit, and the pipeline processing for high-speed processing is possible, so a small and high-speed IIR digital filter can be realized. realizable.
  • FIG. 11 An IIR digital filter according to Embodiment 5 of the present invention will be described with reference to FIGS. 11, 12, and 13.
  • FIG. 11 An IIR digital filter according to Embodiment 5 of the present invention will be described with reference to FIGS. 11, 12, and 13.
  • FIG. 11 is a block diagram of an IIR digital filter.
  • 4 and 5 are multi-input multiplication and addition circuits
  • 6 is a shift register
  • 7a is a partial product generation circuit
  • 8 is a multi-input addition circuit
  • 11 is an input control circuit.
  • the basic circuit configuration in FIG. 11 is the same as that in FIG. 2 of the first embodiment. The difference is that the input signal can be controlled using the input control circuit 11 by an external input control signal, and the coefficient for multiplication of the partial product generation circuit 7a can be externally input. Since the coefficient for multiplication can be externally input, the filter characteristic can be varied to a desired characteristic.
  • FIG. 12 is a diagram showing an example of the internal configuration of the input control circuit 11 in FIG.
  • 11a is an input control circuit
  • 12 is a bit shift circuit.
  • the amount of bit shift of the bit shift circuit 12 is controlled according to the external input control signal.
  • the bit shift amount is a bit shift amount corresponding to the LSB of the coefficient of the partial product generation circuit 7a in FIG.
  • FIG. 13 is a diagram showing another example of the internal configuration of input control circuit 11 in FIG.
  • l ib is an input control circuit
  • 12a, 12b and 12N are a plurality of bit shift circuits
  • 13 is a selector.
  • the plurality of bit shift circuits 12a, 12b, and 12N are circuits that bit-shift the input signal by the respective bit shift amounts.
  • the bit shift amount at this time is a bit shift amount corresponding to the LSBs of various coefficients input to the partial product generation circuit 7a in FIG.
  • the selector 13 responds to the LSB of the actual coefficient input to the partial product generation circuit 7a among the bit shift outputs of the plurality of bit shift circuits 12a, 12b, and 12N according to the input control signal of the external force.
  • the bit shift output of the bit shift circuit set to the bit shift amount is selected.
  • the multi-input multiplication and addition circuit can reduce the size of the circuit, and also enables pipeline processing for high-speed processing, thereby realizing a small and high-speed IIR digital filter.
  • the present invention includes a synthesis device that synthesizes the I IR digital filter having such a configuration. Furthermore, the present invention has the configuration described above. This includes not only a physically possessing IIR digital filter, but also a digital filter synthesis program for creating such a configuration and a recording medium on which the synthesis program is recorded. Industrial applicability
  • the digital filter of the present invention can realize a small and high-speed digital filter by using a multi-input multiplication and addition circuit capable of pipeline processing.
  • a multi-input multiplication and addition circuit capable of pipeline processing.
  • it is useful as an IIR digital filter in signal processing, and can be applied to any digital signal processing arithmetic unit in addition to applications such as optical recording information devices and communication.

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Description

明 細 書
デジタルフィルタ、その合成装置、合成プログラム、及び合成プログラム記 録媒体
技術分野
[0001] 本発明は、各種の分野の信号処理において用いられるデジタルフィルタに係わり、 特に、小型化及び高速化を実現する IIRフィルタ（Infinite Impulse Response Filter) や無限インパルス応答フィルタ（Finite Impulse Response Filter)、及びフィードバック 系処理を含む信号処理装置に関する。
背景技術
[0002] 今日、 IIRデジタルフィルタは、様々な分野のデジタル信号処理で使用される演算 器のうちの一つである。デジタルフィルタとしては、一般に FIRフィルタ（Finite Impuls e Response Filter,有限インパルス応答フィルタ）と IIRフィルタ（Infinite Impulse Resp onse Filter,無限インパルス応答フィルタ）とがある。 IIRフィルタは FIRフィルタに比 ベ、同等の特性を実現するのに次数が少なぐ回路の小型化が可能であるが、演算 のビット数を充分大きくする必要がある。
[0003] これまでも IIRデジタルフィルタの構成にっ 、ては、例えば、特許文献 1、特許文献
2、特許文献 3など、様々な特許出願がされている。
[0004] 図 14は、 IIRデジタルフィルタの従来の一例を示すものである。同図において、 1は 加算回路、 2は乗算回路、 3は遅延回路である。入力信号は、通常、 2の補数の信号 (符号付きの信号)である。
[0005] IIRデジタルフィルタの構成は幾つかの種類があるが、図 14は直接形 IIと呼ばれる 構成を示している。また、図 14は、分母及び分子が 2次の場合の例を示し、その伝達 関数は、
[数 1] = + M - + b2 ^ Z- . . ）
A{z) l + al - ΐ{+ α2 · Ζ- 2 となる。 [0006] 遅延回路 3は 1サンプル時間の時間遅れを与え、各々の出力に各係数を乗算回路 2により乗算し、乗算回路 2の出力を加算回路 1により加算する。
[0007] ここで、乗算回路 2の係数を変更することにより、種々のタイプのフィルタ（LPF、 HP F、 BPF、 BRF)を実現することが可能となる。
[0008] IIRデジタルフィルタを設計する際は、各特性を満足するための演算のビット数ゃフ イードバックシステムの安定性などを考慮する必要がある。
特許文献 1：特開昭 63 - 164606公報
特許文献 2 :特開平 2—166821公報
特許文献 3：特開平 3— 263910公報
発明の開示
発明が解決しょうとする課題
[0009] しかしながら、従来の IIRデジタルフィルタ等のデジタルフィルタにおいては、フィー ドバック処理において、 1サンプル（1クロックサイクル）で乗算処理と幾つかの加算処 理とが必要であるため、回路動作の高速ィ匕を妨げるという課題があった。
[0010] また、デジタルフィルタの次数が多くなると、乗算回路及び加算回路の各個数が増 え、回路規模が大きくなるという課題があった。
[0011] 本発明は、前記従来の課題を解決するためになされたものであり、その目的は、回 路動作の高速ィ匕及び回路規模の削減が可能なデジタルフィルタ、及びその合成装 置、合成プログラム、合成プログラム記録媒体を提供することにある。
課題を解決するための手段
[0012] 以上の目的を達成するために、本発明では、デジタルフィルタの構成要素を、複数 の乗算回路と複数の加算回路とを含んで構成するのではなぐそれ等と同一機能を 有する 1個の多入力乗算加算回路で構成する。
[0013] 具体的に、本発明のデジタルフィルタは、データを記憶する複数のレジスタを有し、 1サンプル毎に複数のレジスタのデータをシフトさせるシフトレジスタと、入力信号と前 記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの複数の入 力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算し、 その加算結果の出力を前記シフトレジスタの入力とし、処理速度を上げるためのノ ィ プライン処理が可能な第 1の多入力乗算加算回路と、前記シフトレジスタの複数の出 力信号を入力とし、この複数の入力信号に各々係数を乗算し、その乗算結果の全て を加算し、その加算結果の出力をデジタルフィルタの出力とし、処理速度を上げるた めのノ ィプライン処理が可能な第 2の多入力乗算加算回路とを備えたことを特徴とす る。
[0014] 本発明は、前記デジタルフィルタにおいて、前記第 1の多入力乗算加算回路は、前 記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を 乗算して複数の部分積を生成する部分積生成回路と、前記入力信号と前記部分積 生成回路の出力とを入力とし、その全ての入力信号を加算し、処理速度を上げるた めのノ ィプライン処理が可能な多入力加算回路とから構成されることを特徴とする。
[0015] 本発明は、前記デジタルフィルタにおいて、前記第 2の多入力乗算加算回路は、前 記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を 乗算して複数の部分積を生成する部分積生成回路と、前記部分積生成回路の出力 を入力とし、その全ての入力信号を加算し、処理速度を上げるためのパイプライン処 理が可能な多入力加算回路とから構成されることを特徴とする。
[0016] 本発明のデジタルフィルタは、データを記憶する複数のレジスタを有し、 1サンプル 毎に複数のレジスタのデータをシフトさせるシフトレジスタと、入力信号と前記シフトレ ジスタの複数の出力信号とを入力とし、前記シフトレジスタ力 の複数の入力信号に 各々係数を乗算し、それ等の乗算結果と前記入力信号との全てを加算した出力をデ ジタルフィルタの出力とし、処理速度を上げるためのパイプライン処理が可能な第 1 の多入力乗算加算回路とを備えたことを特徴とする。
[0017] 本発明は、前記デジタルフィルタにおいて、前記第 1の多入力乗算加算回路は、前 記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を 乗算して複数の部分積を生成する部分積生成回路と、前記入力信号と前記部分積 生成回路の出力とを入力とし、その全ての入力信号を加算し、処理速度を上げるた めのノ ィプライン処理が可能な多入力加算回路とから構成されることを特徴とする。
[0018] 本発明は、前記デジタルフィルタにおいて、前記第 1及び第 2の多入力乗算加算回 路は、各々、乗算係数が外部から入力されることを特徴とする。 [0019] 本発明は、前記デジタルフィルタにおいて、前記シフトレジスタは、その複数の出力 信号が、各々、外部制御信号に基づいて選択されることを特徴とする。
[0020] 本発明は、前記デジタルフィルタにおいて、前記シフトレジスタは、その複数の出力 信号が、各々、外部制御信号に基づいて選択されることを特徴とする。
[0021] 本発明のデジタルフィルタは、 2つの信号を入力としてデータを記憶する 2組の複 数のレジスタを有し、 1サンプル毎に前記 2組の複数のレジスタのデータを各々シフト させるシフトレジスタと、入力信号と前記シフトレジスタの 2組の複数の出力信号とを 入力とし、このシフトレジスタ力 の 2組の複数の入力信号に各々係数を乗算し、それ 等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフト レジスタの第 1の入力とし、前記シフトレジスタからの 2組の複数の入力信号に各々係 数を乗算してそれ等の乗算結果と前記入力信号との全てを加算した出力から丸め処 理のための切り上げの有無を算出し、その算出結果の出力を前記シフトレジスタの第 2の入力とし、処理速度を上げるためのパイプライン処理が可能な第 1の多入力乗算 加算回路と、前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号 に各々係数を乗算し、その乗算結果の全てを加算した出力をデジタルフィルタの出 力とし、処理速度を上げるためのパイプライン処理が可能な第 2の多入力乗算加算 回路とを備えたことを特徴とする。
[0022] 本発明のデジタルフィルタは、 2つの信号を入力としてデータを記憶する 2組の複 数のレジスタを有し、 1サンプル毎に前記 2組の複数のレジスタのデータを各々シフト させるシフトレジスタと、入力信号と前記シフトレジスタの 2組の複数の出力信号とを 入力とし、このシフトレジスタ力 の 2組の複数の入力信号に各々係数を乗算し、それ 等の乗算結果と前記入力信号との全てを加算し、その加算結果の出力を前記シフト レジスタの第 1の入力とし、前記シフトレジスタからの 2組の複数の入力信号に各々係 数を乗算してそれ等の乗算結果と前記入力信号との全てを加算した出力から丸め処 理のための切り上げの有無を算出し、その算出結果の出力を前記シフトレジスタの第 2の入力とし、処理速度を上げるためのパイプライン処理が可能な第 1の多入力乗算 加算回路とを備えたことを特徴とする。
[0023] 本発明は、前記デジタルフィルタにおいて、外部入力制御信号に基づいて前記入 力信号に対して所定の処理を行うように制御し、その制御後の信号を前記第 1の多 入力乗算加算回路に出力する入力制御回路を備え、前記第 1の多入力乗算加算回 路は、乗算係数が外部から入力され、前記第 2の多入力乗算加算回路も、乗算係数 が外部から入力されることを特徴とする。
[0024] 本発明は、前記デジタルフィルタにおいて、前記入力制御回路は、外部入力制御 信号に基づいて、入力信号のビットシフト処理を行うビットシフト回路で構成されること を特徴とする。
[0025] 本発明は、前記デジタルフィルタにおいて、前記入力制御回路は、入力信号を互 いに異なるビット数だけビットシフトする処理を行う複数個のビットシフト回路と、前記 複数のビットシフト回路の出力を、前記外部入力制御信号に基づいて選択するセレ クタとにより構成されることを特徴とする。
[0026] 本発明の信号処理装置は、前記デジタルフィルタを備えたことを特徴とする。
[0027] 本発明のデジタルフィルタの合成装置は、デジタルフィルタを、データを記憶する 複数のレジスタを有し、 1サンプル毎に複数のレジスタのデータをシフトさせるシフトレ ジスタと、入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフト レジスタからの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力 信号との全てを加算し、その加算結果の出力を前記シフトレジスタの入力とし、処理 速度を上げるためのパイプライン処理が可能な第 1の多入力乗算加算回路と、前記 シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数を乗 算し、その乗算結果の全てを加算し、その加算結果の出力をデジタルフィルタの出 力とし、処理速度を上げるためのパイプライン処理が可能な第 2の多入力乗算加算 回路とにより合成することを特徴とする。
[0028] 本発明のデジタルフィルタの合成プログラムは、コンピュータにデジタルフィルタを 合成させるプログラムであって、データを記憶する複数のレジスタを有し、 1サンプル 毎に複数のレジスタのデータをシフトさせるシフトレジスタを合成するステップと、入力 信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタからの 複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号との全て を加算し、その加算結果の出力を前記シフトレジスタの入力とし、処理速度を上げる ためのパイプライン処理が可能な第 1の多入力乗算加算回路を合成するステップと、 前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数 を乗算し、その乗算結果の全てを加算し、その加算結果の出力をデジタルフィルタの 出力とし、処理速度を上げるためのパイプライン処理が可能な第 2の多入力乗算加 算回路を合成するステップとを有することを特徴とする。
[0029] 本発明のデジタルフィルタの合成プログラム記録媒体は、前記デジタルフィルタの 合成プログラムを記録したことを特徴とする。
[0030] 以上により、本発明のデジタルフィルタでは、構成要素として多入力乗算加算回路 を用いるので、回路の小型化が可能である。し力も、多入力乗算加算回路は高速ィ匕 のためのパイプライン処理が可能であるので、フィルタ処理を高速に行うことが可能 である。
[0031] 特に、本発明では、乗算係数が外部から入力されるので、フィルタの特性を可変に でき、所望の特性のデジタルフィルタを簡易に得ることが可能である。
[0032] また、本発明では、シフトレジスタ力もの複数の出力信号のうち任意の幾つかの出 力信号を選択できるので、フィルタの特性を可変にできて、小型で高速な所望特性 のデジタルフィルタを得ることができる。
[0033] 更に、本発明では、丸め演算のための切り上げ処理を、多入力加算の出力時では なぐフィードバック後の多入力乗算時に行うので、小型でより一層に高速なデジタル フィルタを得ることができる。
[0034] 力！]えて、本発明では、入力制御回路が入力信号に対して例えばビットシフトなどの 所定処理を施すことができるので、外部入力される乗算係数の最下位ビットの桁がそ の乗算係数間で異なる場合であっても、正確な演算を行うことができ、所望の精度良
V、デジタルフィルタを実現できる。
[0035] また、本デジタルフィルタの合成装置、合成プログラム及びその記録媒体では、既 述したような小型で且つ高速なデジタルフィルタを合成することが可能である。
発明の効果
[0036] 以上説明したように、本発明によれば、デジタルフィルタの構成要素として多入力 乗算加算回路を用いたので、小型化が可能であると共に、処理速度を上げるための パイプライン処理が可能であるので、高速なデジタルフィルタを実現することが可能 である。
[0037] 特に、本発明では、丸め演算のための切り上げ処理を、多入力加算の出力時では なぐフィードバック後の多入力乗算加算時に行うようにしたので、より一層に高速な デジタルフィルタを実現できる。
図面の簡単な説明
[0038] [図 1]図 1は本発明の実施形態 1による IIRデジタルフィルタの構成を示すブロック図 である。
[図 2]図 2は同 IIRデジタルフィルタの具体的構成を示すブロック図である。
[図 3]図 3はパイプライン処理が可能な IIRデジタルフィルタの一例を示す図である。
[図 4]図 4 (a)はパイプライン処理が可能な IIRデジタルフィルタの他の一例を示す図
、同図 (b)は同図（a)の構成を変形して出力を 2サンプル遅らせた構成を示す図であ る。
[図 5]図 5はパイプライン処理が可能な IIRデジタルフィルタの更に他の一例を示す図 である。
[図 6]図 6は本発明の実施形態 1の IIRデジタルフィルタの変形例を示すブロック図で ある。
[図 7]図 7は本発明の実施形態 2の IIRデジタルフィルタの構成を示すブロック図であ る。
[図 8]図 8は本発明の実施形態 3の IIRデジタルフィルタの構成を示すブロック図であ る。
[図 9]図 9は同 IIRデジタルフィルタに備えるシフトレジスタの内部構成を示す図である
[図 10]図 10は本発明の実施形態 4の IIRデジタルフィルタの構成を示すブロック図で ある。
[図 11]図 11は本発明の実施形態 5の IIRデジタルフィルタの構成を示すブロック図で ある。
[図 12]図 12は同 IIRデジタルフィルタに備える入力制御回路の内部構成を示す図で ある。
圆 13]図 13は同入力制御回路の変形例を示す図である
[図 14]図 14は従来の IIRデジタルフィルタの構成を示 図である。
符号の説明
[0039] 加算回路
2 乗算回路
3 遅延回路
4、 4a 第 1の多入力乗算加算回路
5 第 2の多入力乗算加算回路
6、 6a、 6b
7、 7a 部分積生成回路
8 多入力加算回路
9 出力選択回路
10 切り上げ算出回路
11、 11a, l ib 入力制御回路
12、 12a〜12N ビットシフト回路
13 セレクタ
発明を実施するための最良の形態
[0040] 以下、本発明の実施形態について、図面を参照しながら説明する。
[0041] (実施形態 1)
本発明の実施形態 1の IIRデジタルフィルタについて、図 1、図 2、図 3、図 4、図 5及 び図 6を用いて説明する。
[0042] 図 1は IIRデジタルフィルタのブロック図である。同図において、 4、 5は多入力乗算 加算回路、 6はシフトレジスタであって、内部に複数のレジスタ（図示せず)を有する。
[0043] IIRデジタルフィルタの伝達関数は、一般に、
[数 2]
B(z) bO + b\ - Z l + ... + bm
( 2 )
Al z) α0 + α\ ' ΐι + ... + αη · Ζ" で示される。
[0044] 図 14は直接形 IIと呼ばれる構成であって、分母及び分子が 2次の場合の例を示し ており、伝達関数は前記（1)式のようになる。
[0045] IIRデジタルフィルタは、図 14に示すように、フィードバックループを持ち、 1サンプ ル（1クロックサイクル）において乗算と加算とを行わなければならない。この 1サンプ ル（1クロックサイクル)での乗算と加算の処理は、処理速度を上げるためのノ ィプライ ン処理が不可能であり、このため、回路動作の高速ィ匕が困難であった。また、フィル タの次数が増えれば、伝達関数の分母と分子のタップ数が増えて、ハードウェアとし て乗算回路と加算回路とが増えることとなり、回路規模の小型化が困難であった。
[0046] 図 1に示す IIRデジタルフィルタは、パイプライン処理が可能な多入力乗算加算回 路 4、 5が用いられているので、パイプライン処理が可能な IIRデジタルフィルタ、例え ばフィードバックループにぉ 、て 2サンプル（1クロックサイクル）で乗算と加算とを行う IIRデジタルフィルタ等の場合には、フィードバックループ中の多入力乗算加算回路 4の多入力乗算加算を 2段のパイプライン処理して、回路の処理速度を上げることが 可能である。
[0047] また、従来の IIRデジタルフィルタのように複数の乗算回路と複数の加算回路を用 いずに、複数の入力の乗算と全ての加算を行う多入力乗算加算回路 4、 5を用いるこ とにより、回路規模の小型化も可能となる。また、シフトレジタ 6を 1個のみ設けて共通 化していることでも、回路規模の小型化が図られる。
[0048] 図 2は、 IIRデジタルフィルタのブロック図を示す。同図において、多入力乗算加算 回路 4、 5の内部構成の一例を示している。図 2において、 4、 5は多入力乗算加算回 路、 6はシフトレジスタ、 7は多入力乗算加算回路 4、 5内に配置された部分積生成回 路、 8は多入力乗算加算回路 4、 5内に配置された多入力加算回路である。
[0049] 前記多入力乗算加算回路 4、 5の内部の部分積生成回路 7は、複数の入力に各々 乗算係数を掛けて、部分積を生成する。この部分積生成回路 7は、 1ビット乗算で部 分積を求める構成であって、ビット演算の AND演算を実行するのと等しい。また、多 入力乗算加算回路 4、 5の内部の多入力加算回路 8は、部分積生成回路 7からの複 数の部分積の結果を入力として、それ等の入力の加算を行う回路であり、回路構成と してはゥォレスツリー加算回路などがある。
[0050] 図 2に示す多入力乗算加算回路 4、 5は、回路の処理速度を上げるためのパイプラ イン処理が可能であるので、高速ィ匕が可能である。また、多入力の乗算と加算とを行 うので、回路規模も小さくなる。従って、小型で高速な IIRデジタルフィルタが可能で ある。
[0051] 図 3は、図 1及び図 22の IIRデジタルフィルタを用いてパイプライン処理が可能な II Rデジタルフィルタの一例を示す図である。同図において、 1は加算回路、 2は乗算 回路、 3は遅延回路である。
[0052] IIRデジタルフィルタの 1次の伝達関数の式を以下に示す。
[数 3]
B(z) bO + b\ ' Z
H{z) = (3)
A(z) \ + a\ - Z 1
[0053] 図 3に示した回路は、 IIRデジタルフィルタの 1次の伝達関数の式（3)の分母と分子 に、各々、
[数 4]
- 1
l-al' ^ (4)
を掛けたものであり、変更後の伝達関数の式は、
[数 5]
Figure imgf000012_0001
bO + b\ - 11 \-α\ ' Z— 1
1 + αΙ- Ζ 1 1-αΙ- Ζ 1
*0 + (bl-bO - al) - Z '+bl - al) · Ζ- 2
1- 12 · Ζ 2
O'+br' Z— ) + 2' · Ζ— 2
\ + α Ί (5) となる。
[0054] ：で、伝達関数の分母の式においては、 の項が存在し、 Ζ_1の項がなぐ従つ て、フィードバックループの乗算と加算の処理を 2段のパイプライン処理とすることが できるので、処理速度を上げることが可能となる。
[0055] 図 4 (a)は、パイプライン処理が可能な IIRデジタルフィルタの別の例を示す図であ る。同図（a)において、 1は加算回路、 2は乗算回路、 3は遅延回路である。図 4(b) は、同図（a)の出力を 2サンプル (遅延回路 3の 2つ分)遅らせたものである。
[0056] 図 4 (a)に示した回路は、図 14に示した従来の IIRデジタルフィルタの伝達関数の 式 (1)の分母と分子とに、各々、
[数 6]
\-α\' 1 + al ' rl · · · ( 6 ) を掛けたものであり、変更後の伝達関数の式は、
[数 7]
άΟ + Μ · Ζ ' + έ2 ' \-a\ ' V^a2 · Ζ2
~ 1 + α1 · Ζ '+α2 · Ζ2 \-α\ · 1 ] + α2 · Ζ2
_ b0 + (b\-a\ - bO)Z ] +(b2-a\ - bl <¾2 · bO)Z 2 +(<¾1 · b2+o2 ΊΛ)Ζ:·'+α2 · b2 · Z 1 ~ l + (2 -a2-ol2)z"2 + a22 · Z"4
_ bO'+bV - Tl+b2' · Γ2+ >3' · Z- 3+ 4' · Γ1
_ l + cz2' . Z- 2+ί?4' · Ζ- 4 . . . ( ? ) となる。
[0057] ここで、伝達関数の分母の式において、 ζ_1の項がなぐ ζ_2の項が存在するので、 フィードバックループの乗算と加算の処理を 2段のパイプライン処理とすることができ 、処理速度を上げることが可能となる。
[0058] 尚、図 3及び図 4において、数式の変換を行わずに直接に式（5)や式（7)の伝達関 数となるような係数を求めて（近似して）、図 3と図 4の IIRデジタルフィルタを構成して も良い。
[0059] 図 5は、パイプライン処理が可能な IIRデジタルフィルタの別の例を示す図である。
同図において、 1は加算回路、 2は乗算回路、 3は遅延回路である。 [0060] 図 5の IIRデジタルフィルタは、図 4の（b)の回路と同じ構成であり、図 1に示す多入 力乗算加算回路 4、 5とシフトレジスタ 6とのブロックで表したものである。このような構 成とすることにより、フィードバックループの乗算と加算の処理において、処理速度を 上げるためのノ ィプライン処理が可能となる。
[0061] 図 5に示した多入力乗算加算回路 4、 5は、 5個の乗算器 2と 1個の加算器 1とにより 構成したが、その内部構成は、図 2に示す部分積生成回路 7と多入力加算回路 8と により構成することも可能である。
[0062] 図 6は、 IIRデジタルフィルタの別のブロック図を示す。同図において、 4は多入力 乗算加算回路、 6はシフトレジスタである。
[0063] 図 6に示した IIRデジタルフィルタは、図 1の第 2の多入力乗算加算回路 5がない構 成であって、フィードバック処理のみが存在して、伝達関数の分母の項のみの構成で ある。
[0064] 図 6に示す IIRデジタルフィルタは、パイプライン処理が可能な多入力乗算加算回 路 4を用いるので、回路の処理速度を上げることが可能である。また、従来の IIRデジ タルフィルタのように複数の乗算回路と複数の加算回路とを用いずに、複数の入力で 乗算と加算とを行う多入力乗算加算回路 4を用いるので、回路規模の小型化も可能 である。
[0065] 本実施形態で説明した IIRデジタルフィルタは、各分野のデジタル信号処理装置に も使用することが可能である。
[0066] 尚、本実施形態では IIRデジタルフィルタにつ 、て説明した力 本発明は、その他、
FIRデジタルフィルタや、フィードバック系処理を含むフィルタに適用したり、その他の 信号処理装置にも使用することが可能であるのは勿論である。
[0067] このような構成とすることにより、本実施形態では、多入力乗算加算回路により回路 の小型化が可能となり、また高速ィ匕のためのパイプライン処理が可能となるので、小 型で高速な IIRデジタルフィルタが実現できる。
[0068] (実施形態 2)
次に、本発明の実施形態 2の IIRデジタルフィルタについて、図 7を用いて説明する [0069] 図 7は IIRデジタルフィルタのブロック図を示す。同図において、 4、 5は多入力乗算 加算回路、 6はシフトレジスタ、 7aは部分積生成回路、 8は多入力加算回路である。
[0070] 図 7における基本的な回路構成は、実施形態 1の図 2と同じである。違う点は、部分 積生成回路 7aの乗算のための係数を外部入力できる点である。乗算のための係数 を外部入力することが可能であるので、フィルタの特性を所望の特性に可変すること ができるようになる。
[0071] また、図 7に示す多入力乗算加算回路 4、 5は、回路の処理速度を上げるためのパ ィプライン処理が可能であり、多入力の乗算と加算を行うので回路規模も小さくなる。 従って、小型で高速な IIRデジタルフィルタが可能となる。
[0072] このような構成とすることにより、フィルタの特性を所望の特性に可変することが可能 となると共に、多入力乗算加算回路により回路の小型化が可能となり、また高速化の ためのパイプライン処理が可能となり、小型で高速な IIRデジタルフィルタが実現でき る。
[0073] (実施形態 3)
続いて、本発明の実施形態 3の IIRデジタルフィルタについて、図 8及び図 9を用い て説明する。
[0074] 図 8は IIRデジタルフィルタのブロック図を示す。同図において、 4、 5は多入力乗算 加算回路、 6aはシフトレジスタ、 7は部分積生成回路、 8は多入力加算回路である。
[0075] 図 8における基本的な回路構成は、実施形態 1の図 2と同じである。違う点は、シフ トレジスタ 6aからの 2組の出力について、各組別に、その組を構成する複数の出力の 組合せを外部制御可能な点である。
[0076] 本実施形態では、シフトレジスタ 6aからの各組の出力の組合せを外部制御すること が可能であるので、フィルタの特性を所望の特性に可変することができるようになる。
[0077] また、シフトレジスタ 6aの各組の出力の組合せを制御することが可能であるので、回 路の処理速度を上げるためのパイプライン処理が可能な回路構成にも変更可能であ る。
[0078] 図 9は、本実施形態 3におけるシフトレジスタ 6aの内部構成を示す図である。同図 において、 3は遅延回路、 6aはシフトレジスタ、 9は出力選択回路である。 [0079] 前記シフトレジスタ 6aは、図 8の多入力乗算加算回路 4の出力と外部の出力制御信 号とを入力とし、 2組の出力信号を出力する。 1組の出力信号は伝達関数の分母の 項の計算のための多入力乗算加算回路 4の入力となり、他の組の出力信号は伝達 関数の分子の項の計算のための多入力乗算加算回路 5の入力となる。出力選択回 路 9は、シフトレジスタ 6aの内部に 2つ存在し、外部の出力制御信号に応じて、複数 個の遅延回路 3の出力から幾つかの出力信号を選択して出力する。
[0080] このような構成とすることにより、多入力乗算加算回路 4、 5により回路の小型化が可 能となると共に、高速ィ匕のためのパイプライン処理が可能となるので、小型で高速な I IRデジタルフィルタが実現できる。
[0081] (実施形態 4)
更に、本発明の実施形態 4の IIRデジタルフィルタについて、図 10を用いて説明す る。
[0082] 図 10は IIRデジタルフィルタのブロック図を示す。同図において、 4a、 5は多入力乗 算加算回路、 6bはシフトレジスタ、 7は部分積生成回路、 8は多入力加算回路、 10は 切り上げ算出回路である。
[0083] IIRデジタルフィルタの伝達関数の分母の項の計算のためのフィードバック処理で は、通常、最終段の加算において、下位ビットのビットカットの処理が必要となる。この ビットカットの処理には、切捨て、切り上げ、四捨五入など、種々の丸め処理の方法 があるが、丸め処理の際に切り上げ（1を加える処理）が必要となる場合、最終段の加 算後にこの切り上げ処理が必要となるときには、丸め処理のための演算時間が長くな るという課題が生じる。切り上げ処理は 1をカ卩える処理 (ワンインクリメント)であるため、 下位ビットから上位ビットに向力 、キャリー (桁上がり）が生じるために、演算時間が長 くなる。
[0084] 図 10の IIRデジタルフィルタは、切り上げの処理を最終段の加算後ではなぐ多入 力乗算加算回路 4aの部分積生成回路 7によって部分積を生成する際に同時に切り 上げの処理を行う。これにより、切り上げの処理を最終段の加算後に行うよりも切り上 げの処理の演算時間を短縮することが可能となる。
[0085] 図 10において、多入力乗算加算回路 4aの内部の切り上げ算出回路 10は、多入力 加算回路 8の出力より、丸め処理における切り上げの有無を算出し、切り上げがある 場合は 1を、切り上げがない場合は 0を出力する。図 1のシフトレジスタ 6は多入力乗 算加算回路 4の内部の多入力加算回路 8の出力を入力としていた力 シフトレジスタ 6bは、多入力乗算加算回路 4aの内部の多入力加算回路 8の出力を第 1の入力とし 、切り上げ算出回路 10の出力を第 2の入力としている。 2つの入力信号は、シフトレ ジスタ 6bによって同じタイミングでシフトされ、同じ出力タイミングで 2組の複数の出力 信号となり、多入力乗算加算回路 4aの内部の部分積生成回路 7の入力となる。部分 積生成回路 7の 2組の複数の入力信号のうち、切り上げ用の複数の入力信号は、各 々相当する乗算係数で乗算、し切り上げ用の部分積を生成する。
[0086] 本実施形態では、前記実施形態 1の IIRデジタルフィルタに比べ、部分積の数は増 えるが、切り上げ処理においてキャリー (桁上がり）が生じないので、最終段の加算後 に丸め処理のための切り上げを行うよりも、演算時間を短縮することが可能となる。
[0087] 図 10に示した IIRデジタルフィルタは、フィードバックループでは丸め処理を行!、、 多入力乗算加算回路 5への出力では丸め処理を行わないこととなる力 演算時間の 短縮としては有効である。
[0088] このような構成とすることにより、切り上げの処理の演算時間を短縮することが可能と なる。し力も、既述の通り多入力乗算加算回路 4a、 5により回路の小型化が可能とな り、また高速ィ匕のためのパイプライン処理が可能となるので、小型で高速な IIRデジタ ルフィルタが実現できる。
[0089] (実施形態 5)
続いて、本発明の実施形態 5の IIRデジタルフィルタについて、図 11、図 12及び図 13を用いて説明する。
[0090] 図 11は IIRデジタルフィルタのブロック図である。同図において、 4、 5は多入力乗 算加算回路、 6はシフトレジスタ、 7aは部分積生成回路、 8は多入力加算回路、 11は 入力制御回路である。
[0091] 図 11における基本的な回路構成は、前記実施形態 1の図 2と同じである。違う点は 、外部入力制御信号により入力制御回路 11を用いて入力信号を制御できる点と、部 分積生成回路 7aの乗算のための係数を外部入力できる点である。 [0092] 乗算のための係数を外部入力することが可能であるので、フィルタの特性を所望の 特性に可変することができるようになる。
[0093] 乗算のための係数を外部入力する際、係数の固定小数点の位置が異なる場合、係 数のビット幅が固定のときには、係数の最下位ビットの桁（LSB : Less Significant Bit) が異なることになる。この場合、図 2のような構成では、入力信号の桁 (LSB)が固定 のため、正確な演算を行うことができない。この課題を解決するため、本実施形態で は、図 11の入力制御回路 11により、入力信号の桁 (LSB)を制御することにより正確 な演算を行うことが可能となる。
[0094] 図 12は、図 11における入力制御回路 11の内部構成の一例を示す図である。同図 において、 11aは入力制御回路、 12はビットシフト回路である。外部入力制御信号に 応じて、ビットシフト回路 12のビットシフトの量を制御する。このとき、そのビットシフト 量は、図 11における部分積生成回路 7aの係数の LSBに対応したビットシフト量であ る。
[0095] 図 13は、図 11における入力制御回路 11の内部構成の他の一例を示す図である。
同図において、 l ibは入力制御回路、 12a、 12b、 12Nは複数のビットシフト回路、 1 3はセレクタである。
[0096] 前記複数のビットシフト回路 12a、 12b、 12Nは、入力信号を各々のビットシフト量 でビットシフトする回路である。このときのビットシフト量は、図 11における部分積生成 回路 7aに入力される各種係数の LSBに対応したビットシフト量である。セレクタ 13は 、外部力もの入力制御信号に応じて、前記複数のビットシフト回路 12a、 12b、 12N のビットシフト出力のうち、部分積生成回路 7aへ入力される実際の係数の LSBに対 応したビットシフト量に設定されたビットシフト回路のビットシフト出力を選択する。
[0097] このような構成とすることにより、フィルタの特性を所望の特性に可変することが可能 となる。しかも、既述の通り、多入力乗算加算回路により回路の小型化が可能となると 共に、高速ィ匕のためのパイプライン処理が可能となるので、小型で高速な IIRデジタ ルフィルタが実現できる。
[0098] 以上、 IIRデジタルフィルタの構成を説明した力 本発明は、このような構成を持つ I IRデジタルフィルタを合成する合成装置を含む。更に、本発明は、既述した構成を 物理的に有する IIRデジタルフィルタだけでなく、そのような構成を作成するデジタル フィルタの合成プログラムや、その合成プログラムを記録した記録媒体も含む。 産業上の利用可能性
以上説明したように、本発明のデジタルフィルタは、パイプライン処理が可能な多入 力乗算加算回路を用いることにより、小型で且つ高速なデジタルフィルタを実現する ことが可能であるので、各種のデジタル信号処理における例えば IIRデジタルフィル タとして有用であると共に、光学式記録情報装置等や、通信等の用途の他、あらゆる デジタル信号処理の演算装置に適用可能である。

Claims

請求の範囲
[1] データを記憶する複数のレジスタを有し、 1サンプル毎に複数のレジスタのデータを シフトさせるシフトレジスタと、
入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタ からの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号と の全てを加算し、その加算結果の出力を前記シフトレジスタの入力とし、処理速度を 上げるためのパイプライン処理が可能な第 1の多入力乗算加算回路と、
前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数 を乗算し、その乗算結果の全てを加算し、その加算結果の出力をデジタルフィルタの 出力とし、処理速度を上げるためのパイプライン処理が可能な第 2の多入力乗算加 算回路とを備えた
ことを特徴とするデジタルフィルタ。
[2] 前記請求項 1記載のデジタルフィルタにお 、て、
前記第 1の多入力乗算加算回路は、
前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数 を乗算して複数の部分積を生成する部分積生成回路と、
前記入力信号と前記部分積生成回路の出力とを入力とし、その全ての入力信号を 加算し、処理速度を上げるためのパイプライン処理が可能な多入力加算回路とから 構成される
ことを特徴とするデジタルフィルタ。
[3] 前記請求項 1記載のデジタルフィルタにお 、て、
前記第 2の多入力乗算加算回路は、
前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数 を乗算して複数の部分積を生成する部分積生成回路と、
前記部分積生成回路の出力を入力とし、その全ての入力信号を加算し、処理速度 を上げるためのパイプライン処理が可能な多入力加算回路とから構成される ことを特徴とするデジタルフィルタ。
[4] データを記憶する複数のレジスタを有し、 1サンプル毎に複数のレジスタのデータを シフトさせるシフトレジスタと、
入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタ からの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号と の全てを加算した出力をデジタルフィルタの出力とし、処理速度を上げるためのノ ィ プライン処理が可能な第 1の多入力乗算加算回路とを備えた
ことを特徴とするデジタルフィルタ。
[5] 前記請求項 4記載のデジタルフィルタにお ヽて、
前記第 1の多入力乗算加算回路は、
前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数 を乗算して複数の部分積を生成する部分積生成回路と、
前記入力信号と前記部分積生成回路の出力とを入力とし、その全ての入力信号を 加算し、処理速度を上げるためのパイプライン処理が可能な多入力加算回路とから 構成される
ことを特徴とするデジタルフィルタ。
[6] 前記請求項 1記載のデジタルフィルタにお 、て、
前記第 1及び第 2の多入力乗算加算回路は、各々、乗算係数が外部力 入力され る
ことを特徴とするデジタルフィルタ。
[7] 前記請求項 1記載のデジタルフィルタにお 、て、
前記シフトレジスタは、
その複数の出力信号が、各々、外部制御信号に基づいて選択される
ことを特徴とするデジタルフィルタ。
[8] 前記請求項 4記載のデジタルフィルタにお ヽて、
前記シフトレジスタは、
その複数の出力信号が、各々、外部制御信号に基づいて選択される
ことを特徴とするデジタルフィルタ。
[9] 2つの信号を入力としてデータを記憶する 2組の複数のレジスタを有し、 1サンプル 毎に前記 2組の複数のレジスタのデータを各々シフトさせるシフトレジスタと、 入力信号と前記シフトレジスタの 2組の複数の出力信号とを入力とし、このシフトレ ジスタカ の 2組の複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記 入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの第 1の入力 とし、前記シフトレジスタからの 2組の複数の入力信号に各々係数を乗算してそれ等 の乗算結果と前記入力信号との全てを加算した出力から丸め処理のための切り上げ の有無を算出し、その算出結果の出力を前記シフトレジスタの第 2の入力とし、処理 速度を上げるためのパイプライン処理が可能な第 1の多入力乗算加算回路と、 前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数 を乗算し、その乗算結果の全てを加算した出力をデジタルフィルタの出力とし、処理 速度を上げるためのパイプライン処理が可能な第 2の多入力乗算加算回路とを備え た
ことを特徴とするデジタルフィルタ。
[10] 2つの信号を入力としてデータを記憶する 2組の複数のレジスタを有し、 1サンプル 毎に前記 2組の複数のレジスタのデータを各々シフトさせるシフトレジスタと、 入力信号と前記シフトレジスタの 2組の複数の出力信号とを入力とし、このシフトレ ジスタカ の 2組の複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記 入力信号との全てを加算し、その加算結果の出力を前記シフトレジスタの第 1の入力 とし、前記シフトレジスタからの 2組の複数の入力信号に各々係数を乗算してそれ等 の乗算結果と前記入力信号との全てを加算した出力から丸め処理のための切り上げ の有無を算出し、その算出結果の出力を前記シフトレジスタの第 2の入力とし、処理 速度を上げるためのパイプライン処理が可能な第 1の多入力乗算加算回路とを備え た
ことを特徴とするデジタルフィルタ。
[11] 前記請求項 1記載のデジタルフィルタにおいて、
外部入力制御信号に基づ 、て前記入力信号に対して所定の処理を行うように制御 し、その制御後の信号を前記第 1の多入力乗算加算回路に出力する入力制御回路 を備え、
前記第 1の多入力乗算加算回路は、乗算係数が外部から入力され、 前記第 2の多入力乗算加算回路も、乗算係数が外部力 入力される ことを特徴とするデジタルフィルタ。
[12] 前記請求項 11記載のデジタルフィルタにお 、て、
前記入力制御回路は、
外部入力制御信号に基づ 、て、入力信号のビットシフト処理を行うビットシフト回路 で構成される
ことを特徴とするデジタルフィルタ。
[13] 前記請求項 11記載のデジタルフィルタにお 、て、
前記入力制御回路は、
入力信号を互いに異なるビット数だけビットシフトする処理を行う複数個のビットシフ ト回路と、
前記複数のビットシフト回路の出力を、前記外部入力制御信号に基づいて選択す るセレクタとにより構成される
ことを特徴とするデジタルフィルタ。
[14] 前記請求項 1に記載のデジタルフィルタを備えた
ことを特徴とする信号処理装置。
[15] デジタルフィルタを、
データを記憶する複数のレジスタを有し、 1サンプル毎に複数のレジスタのデータを シフトさせるシフトレジスタと、
入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタ からの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号と の全てを加算し、その加算結果の出力を前記シフトレジスタの入力とし、処理速度を 上げるためのパイプライン処理が可能な第 1の多入力乗算加算回路と、
前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数 を乗算し、その乗算結果の全てを加算し、その加算結果の出力をデジタルフィルタの 出力とし、処理速度を上げるためのパイプライン処理が可能な第 2の多入力乗算加 算回路とにより合成する
ことを特徴とするデジタルフィルタの合成装置。
[16] コンピュータにデジタルフィルタを合成させるプログラムであって、
データを記憶する複数のレジスタを有し、 1サンプル毎に複数のレジスタのデータを シフトさせるシフトレジスタを合成するステップと、
入力信号と前記シフトレジスタの複数の出力信号とを入力とし、前記シフトレジスタ からの複数の入力信号に各々係数を乗算し、それ等の乗算結果と前記入力信号と の全てを加算し、その加算結果の出力を前記シフトレジスタの入力とし、処理速度を 上げるためのノ ィプライン処理が可能な第 1の多入力乗算加算回路を合成するステ ップと、
前記シフトレジスタの複数の出力信号を入力とし、この複数の入力信号に各々係数 を乗算し、その乗算結果の全てを加算し、その加算結果の出力をデジタルフィルタの 出力とし、処理速度を上げるためのパイプライン処理が可能な第 2の多入力乗算加 算回路を合成するステップとを有する
ことを特徴とするデジタルフィルタの合成プログラム。
[17] 請求項 16に記載のデジタルフィルタの合成プログラムを記録した
ことを特徴とするデジタルフィルタの合成プログラム記録媒体。
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