JP4838030B2 - 信号処理回路 - Google Patents
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Description
F(T1)= a1(d8+d1)+a2(d7+d2)
+a3(d6+d3)+a4(d5+d4)
また、T1の単位時間後のT2においては、各タップの出力が右から順に、d2、d3、…、d9となるから、
F(T2)= a1(d9+d2)+a2(d8+d3)
+a3(d7+d4)+a4(d6+d5)
となる。つまり時刻Tnでは、FIRフィルタ6の出力F(Tn)は、
F(Tn)= a1(dn+7+dn)
+a2(dn+6+dn+1)
+a3(dn+5+dn+2)
+a4(dn+4+dn+3) ……… [式1]
と表せる。
4m−1個(mは1以上の整数)の遅延素子が直列に接続され、サンプリング周波数に基づく単位時間毎に入力される入力信号を上記遅延素子により順次シフトする4m個のタップを有する第1遅延部を有し、4m/2番目の上記遅延素子を中心として、フィルタ係数の値が対称であるFIRフィルタと、
上記FIRフィルタからの上記単位時間毎の出力信号を1つおきに間引く間引き回路と
を備え、
上記FIRフィルタは、
上記単位時間毎の時刻Tn(nは1以上の整数)において、nが偶数のときは上記第1遅延部の(2m+2k)番目(k=1(m=1のとき)またはk=1,2(m=2のとき)またはk=1,…,m−1,m(m≧3のとき))のタップからの出力信号を選択して出力する一方、nが奇数のときは上記第1遅延部の(2m+2k−2)番目のタップからの出力信号を選択して出力する第1信号選択部と、
上記第1遅延部の(2m−2k+1)番目のタップからの出力信号と、上記第1信号選択部からのnが偶数のときの上記第1遅延部の(2m+2k)番目のタップの出力信号かまたは上記第1信号選択部からのnが奇数のときの上記第1遅延部の(2m+2k−2)番目のタップの出力信号とを加算して、第(m−k+1)番目の加算信号を出力する第1加算部と、
上記第1加算部からの上記第(m−k+1)番目の加算信号に第(2m−2k+1)番目の上記フィルタ係数を乗算して第(2m−2k+1)番目の乗算信号を出力すると共に、上記第1加算部からの上記第(m−k+1)番目の加算信号に第(2m−2k+2)番目の上記フィルタ係数を乗算して第(2m−2k+2)番目の乗算信号を出力する乗算部と、
mが1の場合は、上記時刻Tnにおいて、nが偶数のときは上記乗算部からの第1番目の乗算信号を選択して出力する一方、nが奇数のときは第2番目の乗算信号を選択して出力し、mが2以上の場合は、上記時刻Tnにおいて、nが偶数のときは上記乗算部からの第(2m−2k+1)番目の乗算信号を選択する一方、nが奇数のときは第(2m−2k+2)番目の乗算信号を選択して、選択された各乗算信号を加算して出力する第2信号選択部と、
上記第2信号選択部からの出力信号を上記単位時間だけ遅延させる第2遅延部と、
上記第2信号選択部からの出力信号と上記第2遅延部からの出力信号とを加算する第2加算部と
を含み、
上記間引き回路は、
上記時刻Tnにおいて、nが奇数のときは上記第2加算部からの出力信号を間引く一方、nが偶数のときは上記第2加算部からの出力信号を出力することによって、上記FIRフィルタの上記第2加算部からの上記単位時間毎の出力信号を1つおきに間引いて、上記第2加算部からの上記単位時間毎の出力信号を上記サンプリング周波数の1/2に周波数変換して出力する。
4m個(mは1以上の整数)の遅延素子が直列に接続され、サンプリング周波数に基づく単位時間毎に入力される入力信号を上記遅延素子により順次シフトする4m+1個のタップを有する第1遅延部を有し、4m/2+1番目のタップを中心として、フィルタ係数の値が対称であるFIRフィルタと、
上記FIRフィルタからの上記単位時間毎の出力信号を1つおきに間引く間引き回路と
を備え、
上記FIRフィルタは、
上記単位時間毎の時刻Tn(nは1以上の整数)において、nが偶数のときは上記第1遅延部の(2m+2k+1)番目(k=1(m=1のとき)またはk=1,2(m=2のとき)またはk=1,…,m−1,m(m≧3のとき))のタップからの出力信号を選択して出力する一方、nが奇数のときは上記第1遅延部の(2m+2k−1)番目のタップからの出力信号を選択して出力する第1信号選択部と、
上記第1遅延部の(2m−2k+1)番目のタップからの出力信号と、上記第1信号選択部からのnが偶数のときの上記第1遅延部の(2m+2k+1)番目のタップの出力信号かまたは上記第1信号選択部からのnが奇数のときの上記第1遅延部の(2m+2k−1)番目のタップの出力信号とを加算して、第(m−k+1)番目の加算信号を出力する第1加算部と、
上記第1加算部からの上記第(m−k+1)番目の加算信号に第(2m−2k+1)番目の上記フィルタ係数を乗算して第(2m−2k+1)番目の乗算信号を出力すると共に、上記第1加算部からの上記第(m−k+1)番目の加算信号に第(2m−2k+2)番目の上記フィルタ係数を乗算して第(2m−2k+2)番目の乗算信号を出力する第1乗算部と、
上記第1遅延部の(2m+1)番目のタップからの出力信号に第(2m+1)番目の上記フィルタ係数を乗算して第(2m+1)番目の乗算信号を出力する第2乗算部と、
mが1の場合は、上記時刻Tnにおいて、nが偶数のときは上記第1乗算部からの第1番目の乗算信号を選択して出力する一方、nが奇数のときは第2番目の乗算信号を選択して出力し、mが2以上の場合は、上記時刻Tnにおいて、nが偶数のときは上記第1乗算部からの第(2m−2k+1)番目の乗算信号を選択する一方、nが奇数のときは第(2m−2k+2)番目の乗算信号を選択して、選択された各乗算信号を加算して出力する第2信号選択部と、
上記時刻Tnにおいて、nが偶数のときは上記第2乗算部からの上記第(2m+1)番目の乗算信号を選択する一方、nが奇数のときは定数0を表す信号を選択して、選択された信号と上記第2信号選択部からの出力信号とを加算して出力する第3信号選択部と、
上記第3信号選択部からの出力信号を上記単位時間だけ遅延させる第2遅延部と、
上記第3信号選択部からの出力信号と上記第2遅延部からの出力信号とを加算する第2加算部と
を含み、
上記間引き回路は、
上記時刻Tnにおいて、nが奇数のときは上記第2加算部からの出力信号を間引く一方、nが偶数のときは上記第2加算部からの出力信号を出力することによって、上記FIRフィルタの上記第2加算部からの上記単位時間毎の出力信号を1つおきに間引いて、上記第2加算部からの上記単位時間毎の出力信号を上記サンプリング周波数の1/2に周波数変換して出力する。
4m+1個(mは1以上の整数)の遅延素子が直列に接続され、サンプリング周波数に基づく単位時間毎に入力される入力信号を上記遅延素子により順次シフトする4m+2個のタップを有する第1遅延部を有し、(4m+2)/2番目の上記遅延素子を中心として、フィルタ係数の値が対称であるFIRフィルタと、
上記FIRフィルタからの上記単位時間毎の出力信号を1つおきに間引く間引き回路と
を備え、
上記FIRフィルタは、
上記単位時間毎の時刻Tn(nは1以上の整数)において、nが偶数のときは上記第1遅延部の(2m+2k+2)番目(k=1(m=1のとき)またはk=1,2(m=2のとき)またはk=1,…,m−1,m(m≧3のとき))のタップからの出力信号を選択して出力する一方、nが奇数のときは上記第1遅延部の(2m+2k)番目のタップからの出力信号を選択して出力する第1信号選択部と、
上記第1遅延部の(2m−2k+1)番目のタップからの出力信号と、上記第1信号選択部からのnが偶数のときの上記第1遅延部の(2m+2k+2)番目のタップの出力信号かまたは上記第1信号選択部からのnが奇数のときの上記第1遅延部の(2m+2k)番目のタップの出力信号とを加算して、第(m−k+1)番目の加算信号を出力する第1加算部と、
上記第1加算部からの上記第(m−k+1)番目の加算信号に第(2m−2k+1)番目の上記フィルタ係数を乗算して第(2m−2k+1)番目の乗算信号を出力すると共に、上記第1加算部からの上記第(m−k+1)番目の加算信号に第(2m−2k+2)番目の上記フィルタ係数を乗算して第(2m−2k+2)番目の乗算信号を出力する第1乗算部と、
上記第1遅延部の(2m+1)番目のタップからの出力信号に第(2m+1)番目の上記フィルタ係数を乗算して第(2m+1)番目の乗算信号を出力する第2乗算部と、
mが1の場合は、上記時刻Tnにおいて、nが偶数のときは上記第1乗算部からの第1番目の乗算信号を選択して出力する一方、nが奇数のときは第2番目の乗算信号を選択して出力し、mが2以上の場合は、上記時刻Tnにおいて、nが偶数のときは上記第1乗算部からの第(2m−2k+1)番目の乗算信号を選択する一方、nが奇数のときは第(2m−2k+2)番目の乗算信号を選択して、選択された各乗算信号を加算して出力する第2信号選択部と、
上記第2信号選択部からの出力信号と上記第2乗算部からの上記第(2m+1)番目の乗算信号信号を加算して出力する第2加算部と、
上記第2加算部からの出力信号を上記単位時間だけ遅延させる第2遅延部と、
上記第2加算部からの出力信号と上記第2遅延部からの出力信号とを加算する第3加算部と
を含み、
上記間引き回路は、
上記時刻Tnにおいて、nが奇数のときは上記第3加算部からの出力信号を間引く一方、nが偶数のときは上記第3加算部からの出力信号を出力することによって、上記FIRフィルタの上記第3加算部からの上記単位時間毎の出力信号を1つおきに間引いて、上記第3加算部からの上記単位時間毎の出力信号を上記サンプリング周波数の1/2に周波数変換して出力する。
4m+2個(mは1以上の整数)の遅延素子が直列に接続され、サンプリング周波数に基づく単位時間毎に入力される入力信号を上記遅延素子により順次シフトする4m+3個のタップを有する第1遅延部を有し、(4m+2)/2+1番目のタップを中心として、フィルタ係数の値が対称であるFIRフィルタと、
上記FIRフィルタからの上記単位時間毎の出力信号を1つおきに間引く間引き回路と
を備え、
上記FIRフィルタは、
上記単位時間毎の時刻Tn(nは1以上の整数)において、nが偶数のときは上記第1遅延部の(2m+2k+3)番目(k=1(m=1のとき)またはk=1,2(m=2のとき)またはk=1,…,m−1,m(m≧3のとき))のタップからの出力信号を選択して出力する一方、nが奇数のときは上記第1遅延部の(2m+2k+1)番目のタップからの出力信号を選択して出力する第1信号選択部と、
上記第1遅延部の(2m−2k+1)番目のタップからの出力信号と、上記第1信号選択部からのnが偶数のときの上記第1遅延部の(2m+2k+3)番目のタップの出力信号かまたは上記第1信号選択部からのnが奇数のときの上記第1遅延部の(2m+2k+1)番目のタップの出力信号とを加算して、第(m−k+1)番目の加算信号を出力すると共に、上記第1遅延部の(2m+1)番目のタップからの出力信号と上記第1遅延部の(2m+3)番目のタップからの出力信号とを加算して、第(m+1)番目の加算信号を出力する第1加算部と、
上記第1加算部からの上記第(m−k+1)番目の加算信号に第(2m−2k+1)番目の上記フィルタ係数を乗算して第(2m−2k+1)番目の乗算信号を出力すると共に、上記第1加算部からの上記第(m−k+1)番目の加算信号に第(2m−2k+2)番目の上記フィルタ係数を乗算して第(2m−2k+2)番目の乗算信号を出力する第1乗算部と、
上記第1加算部からの上記第(m+1)番目の加算信号に第(2m+1)番目の上記フィルタ係数を乗算して第(2m+1)番目の乗算信号を出力すると共に、上記第1遅延部の(2m+1)番目のタップからの出力信号に第(2m+2)番目の上記フィルタ係数を乗算して第(2m+2)番目の乗算信号を出力する第2乗算部と、
mが1の場合は、上記時刻Tnにおいて、nが偶数のときは上記第1乗算部からの第1番目の乗算信号を選択して出力する一方、nが奇数のときは第2番目の乗算信号を選択して出力し、mが2以上の場合は、上記時刻Tnにおいて、nが偶数のときは上記第1乗算部からの第(2m−2k+1)番目の乗算信号を選択する一方、nが奇数のときは第(2m−2k+2)番目の乗算信号を選択して、選択された各乗算信号を加算して出力する第2信号選択部と、
上記時刻Tnにおいて、nが偶数のときは上記第2乗算部からの第(2m+1)番目の乗算信号を選択する一方、nが奇数のときは上記第2乗算部からの第(2m+2)番目の乗算信号を選択して、選択された信号と上記第2信号選択部からの出力信号とを加算して出力する第3信号選択部と、
上記第3信号選択部からの出力信号を上記単位時間だけ遅延させる第2遅延部と、
上記第3信号選択部からの出力信号と上記第2遅延部からの出力信号とを加算する第2加算部と
を含み、
上記間引き回路は、
上記時刻Tnにおいて、nが奇数のときは上記第2加算部からの出力信号を間引く一方、nが偶数のときは上記第2加算部からの出力信号を出力することによって、上記FIRフィルタの上記第2加算部からの上記単位時間毎の出力信号を1つおきに間引いて、上記第2加算部からの上記単位時間毎の出力信号を上記サンプリング周波数の1/2に周波数変換して出力する。
図1Aはこの発明の第1実施形態の信号処理回路の構成を示している。図1Aに示す信号処理回路は、4m−1個(m=2)の遅延素子が直列に接続された第1遅延部を有するFIRフィルタを備えている。この第1実施形態のFIRフィルタは、4番目の遅延素子を中心としてフィルタ係数の値が対称である。
G(T1)= a2(d8+d3)
+a4(d6+d5)
次に、時刻T2の時、セレクタ41〜44はBの入力が選択されるから、加算器26の出力G(T2)は次の式で表せる。
G(T2)= a1(d9+d2)
+a3(d7+d4)
次に、時刻T3のとき、セレクタ41〜44はAの入力が選択されるから、加算器26の出力G(T3)は次の式で表せる。
G(T3)= a2(d10+d5)
+a4(d8+d7)
また、時刻TnのときのFIRフィルタ1Aの出力F(Tn)は、加算器26の出力G(Tn)と、フリップフロップD101の出力G(Tn−1)が加算器52で加算されたものであるから、F(Tn)は次の式で表される。
F(Tn)=G(Tn−1)+G(Tn)
したがって、時刻T2および時刻T3でのFIRフィルタ1Aの出力はそれぞれ次の式で表せる。
F(T2)=G(T1)+G(T2)
= a1(d9+d2)
+a2(d8+d3)
+a3(d7+d4)
+a4(d6+d5)
F(T3)=G(T2)+G(T3)
= a1(d9+d2)
+a2(d10+d5)
+a3(d7+d4)
+a4(d8+d7)
[nが偶数のとき]
F(Tn)= a1(dn+7+dn)
+a2(dn+6+dn+1)
+a3(dn+5+dn+2)
+a4(dn+4+dn+3) ……… [式2]
[nが奇数のとき]
F(Tn)= a1(dn+6+dn−1)
+a2(dn+7+dn+2)
+a3(dn+4+dn+1)
+a4(dn+5+dn+4) ……… [式3]
したがって、FIRフィルタ1Aの出力F(Tn)としては、[式2]の演算結果と[式3]の演算結果とが、単位時刻ごとに交互に出力される。
FIRフィルタは、
サンプリング周波数に基づく単位時間毎の時刻Tn(nは1以上の整数)において、nが偶数のときは第1遅延部の(2m+2k)番目(k=1(m=1のとき)またはk=1,2(m=2のとき)またはk=1,…,m−1,m(m≧3のとき))のタップからの出力信号を選択して出力する一方、nが奇数のときは第1遅延部の(2m+2k−2)番目のタップからの出力信号を選択して出力する第1信号選択部を含み、
FIRフィルタの第1加算部は、第1遅延部の(2m−2k+1)番目のタップからの出力信号と、第1信号選択部からのnが偶数のときの第1遅延部の(2m+2k)番目のタップの出力信号かまたは第1信号選択部からのnが奇数のときの第1遅延部の(2m+2k−2)番目のタップの出力信号とを加算して、第(m−k+1)番目の加算信号を出力し、
FIRフィルタの乗算部は、第1加算部からの第(m−k+1)番目の加算信号に第(2m−2k+1)番目のフィルタ係数を乗算して第(2m−2k+1)番目の乗算信号を出力すると共に、第1加算部からの第(m−k+1)番目の加算信号に第(2m−2k+2)番目のフィルタ係数を乗算して第(2m−2k+2)番目の乗算信号を出力し、
さらに、FIRフィルタは、
mが1の場合は、時刻Tnにおいて、nが偶数のときは乗算部からの第1番目の乗算信号を選択して出力する一方、nが奇数のときは第2番目の乗算信号を選択して出力し、mが2以上の場合は、時刻Tnにおいて、nが偶数のときは乗算部からの第(2m−2k+1)番目の乗算信号を選択する一方、nが奇数のときは第(2m−2k+2)番目の乗算信号を選択して、選択された各乗算信号を加算して出力する第2信号選択部を含み、
FIRフィルタの帯域制限出力部は、第2信号選択部からの出力信号を単位時間だけ遅延させる第2遅延部と、第2信号選択部からの出力信号と第2遅延部からの出力信号とを加算する第2加算部とを有し、
間引き回路は、時刻Tnにおいて、nが奇数のときは第2加算部からの出力信号を間引く一方、nが偶数のときは第2加算部からの出力信号を出力するものであればよい。
図2Aはこの発明の第2実施形態の信号処理回路の構成を示している。図2Aに示す信号処理回路は、4m個(m=2)の遅延素子が直列に接続された第1遅延部を有するFIRフィルタを備えている。この第2実施形態のFIRフィルタは、5番目のタップを中心としてフィルタ係数の値が対称である。
G(T1)= a2(d9+d3)
+a4(d7+d5)
+0
G(T2)= a1(d10+d2)
+a3(d8+d4)
+a5(d6)
G(T3)= a2(d11+d5)
+a4(d9+d7)
+0
また、時刻TnのときのFIRフィルタ2Aの出力F(Tn)は、加算器26の出力G(Tn)と、フリップフロップD101の出力G(Tn−1)が加算器52で加算されたものであるから、F(Tn)は次の式で表される。
F(Tn)=G(Tn−1)+G(Tn)
したがって、時刻T2および時刻T3でのFIRフィルタ2Aの出力はそれぞれ次の式で表せる。
F(T2)=G(T1)+G(T2)
= a1(d10+d2)
+a2(d9+d3)
+a3(d8+d4)
+a4(d7+d5)
+a5(d6)
F(T3)=G(T2)+G(T3)
= a1(d10+d2)
+a2(d11+d5)
+a3(d8+d4)
+a4(d9+d7)
+a5(d6)
[nが偶数のとき]
F(Tn)= a1(dn+8+dn)
+a2(dn+7+dn+1)
+a3(dn+6+dn+2)
+a4(dn+5+dn+3)
+a5(dn+4) ……… [式4]
[nが奇数のとき]
F(Tn)= a1(dn+7+dn−1)
+a2(dn+8+dn+2)
+a3(dn+5+dn+1)
+a4(dn+6+dn+4)
+a5(dn+3) ……… [式5]
したがって、FIRフィルタ2Aの出力F(Tn)としては、[式4]の演算結果と[式5]の演算結果とが、単位時刻ごとに交互に出力される。
なお、上記図2Aに示す信号処理回路では、4m個(m=2)の遅延素子が直列に接続された第1遅延部を有するFIRフィルタを備えた信号処理回路について説明したが、4m個(mが1または3以上)の遅延素子が直列に接続された第1遅延部を有するFIRフィルタを備えた信号処理回路にこの発明を適用してもよい。
FIRフィルタは、
サンプリング周波数に基づく単位時間毎の時刻Tn(nは1以上の整数)において、nが偶数のときは第1遅延部の(2m+2k+1)番目(k=1(m=1のとき)またはk=1,2(m=2のとき)またはk=1,…,m−1,m(m≧3のとき))のタップからの出力信号を選択して出力する一方、nが奇数のときは第1遅延部の(2m+2k−1)番目のタップからの出力信号を選択して出力する第1信号選択部を含み、
FIRフィルタの第1加算部は、第1遅延部の(2m−2k+1)番目のタップからの出力信号と、第1信号選択部からのnが偶数のときの第1遅延部の(2m+2k+1)番目のタップの出力信号かまたは第1信号選択部からのnが奇数のときの第1遅延部の(2m+2k−1)番目のタップの出力信号とを加算して、第(m−k+1)番目の加算信号を出力し、
FIRフィルタの乗算部は、第1加算部からの第(m−k+1)番目の加算信号に第(2m−2k+1)番目のフィルタ係数を乗算して第(2m−2k+1)番目の乗算信号を出力すると共に、第1加算部からの第(m−k+1)番目の加算信号に第(2m−2k+2)番目のフィルタ係数を乗算して第(2m−2k+2)番目の乗算信号を出力する第1乗算部と、第1遅延部の(2m+1)番目のタップからの出力信号に第(2m+1)番目のフィルタ係数を乗算して第(2m+1)番目の乗算信号を出力する第2乗算部とを含み、
さらに、FIRフィルタは、
mが1の場合は、時刻Tnにおいて、nが偶数のときは第1乗算部からの第1番目の乗算信号を選択して出力する一方、nが奇数のときは第2番目の乗算信号を選択して出力し、mが2以上の場合は、時刻Tnにおいて、nが偶数のときは第1乗算部からの第(2m−2k+1)番目の乗算信号を選択する一方、nが奇数のときは第(2m−2k+2)番目の乗算信号を選択して、選択された各乗算信号を加算して出力する第2信号選択部と、
時刻Tnにおいて、nが偶数のときは第2乗算部からの第(2m+1)番目の乗算信号を選択する一方、nが奇数のときは定数0を表す信号を選択して、選択された信号と第2信号選択部からの出力信号とを加算して出力する第3信号選択部とを含み、
FIRフィルタの帯域制限出力部は、第3信号選択部からの出力信号を単位時間だけ遅延させる第2遅延部と、第3信号選択部からの出力信号と第2遅延部からの出力信号とを加算する第2加算部とを有し、
間引き回路は、時刻Tnにおいて、nが奇数のときは第2加算部からの出力信号を間引く一方、nが偶数のときは第2加算部からの出力信号を出力するものであればよい。
図3Aはこの発明の第3実施形態の信号処理回路の構成を示している。図3Aに示す信号処理回路は、4m+1個(m=2)の遅延素子が直列に接続された第1遅延部を有するFIRフィルタを備えている。この第3実施形態のFIRフィルタは、5番目の遅延素子を中心としてフィルタ係数の値が対称である。
G(T1)= a2(d10+d3)
+a4(d8+d5)
+a5(d6)
G(T2)= a1(d11+d2)
+a3(d9+d4)
+a5(d7)
G(T3)= a2(d12+d5)
+a4(d10+d7)
+a5(d8)
また、時刻TnのときのFIRフィルタ3Aの出力F(Tn)は、加算器26の出力G(Tn)と、フリップフロップD101の出力G(Tn−1)が加算器52で加算されたものであるから、F(Tn)は次の式で表される。
F(Tn)=G(Tn−1)+G(Tn)
したがって、時刻T2および時刻T3でのFIRフィルタ3Aの出力はそれぞれ次の式で表せる。
F(T2)=G(T1)+G(T2)
= a1(d11+d2)
+a2(d10+d3)
+a3(d9+d4)
+a4(d8+d5)
+a5(d7+d6)
F(T3)=G(T2)+G(T3)
= a1(d11+d2)
+a2(d12+d5)
+a3(d9+d4)
+a4(d10+d7)
+a5(d8+d7)
[nが偶数のとき]
F(Tn)= a1(dn+9+dn)
+a2(dn+8+dn+1)
+a3(dn+7+dn+2)
+a4(dn+6+dn+3)
+a5(dn+5+dn+4) ……… [式6]
[nが奇数のとき]
F(Tn)= a1(dn+8+dn−1)
+a2(dn+9+dn+2)
+a3(dn+6+dn+1)
+a4(dn+3+dn+4)
+a5(dn+2+dn+1) ……… [式7]
したがって、FIRフィルタ3Aの出力F(Tn)としては、[式6]の演算結果と[式7]の演算結果とが、単位時刻ごとに交互に出力される。
FIRフィルタは、
サンプリング周波数に基づく単位時間毎の時刻Tn(nは1以上の整数)において、nが偶数のときは第1遅延部の(2m+2k+2)番目(k=1(m=1のとき)またはk=1,2(m=2のとき)またはk=1,…,m−1,m(m≧3のとき))のタップからの出力信号を選択して出力する一方、nが奇数のときは第1遅延部の(2m+2k)番目のタップからの出力信号を選択して出力する第1信号選択部を含み、
FIRフィルタの第1加算部は、第1遅延部の(2m−2k+1)番目のタップからの出力信号と、第1信号選択部からのnが偶数のときの第1遅延部の(2m+2k+2)番目のタップの出力信号かまたは第1信号選択部からのnが奇数のときの第1遅延部の(2m+2k)番目のタップの出力信号とを加算して、第(m−k+1)番目の加算信号を出力し、
FIRフィルタの乗算部は、第1加算部からの第(m−k+1)番目の加算信号に第(2m−2k+1)番目のフィルタ係数を乗算して第(2m−2k+1)番目の乗算信号を出力すると共に、第1加算部からの第(m−k+1)番目の加算信号に第(2m−2k+2)番目のフィルタ係数を乗算して第(2m−2k+2)番目の乗算信号を出力する第1乗算部と、第1遅延部の(2m+1)番目のタップからの出力信号に第(2m+1)番目のフィルタ係数を乗算して第(2m+1)番目の乗算信号を出力する第2乗算部とを有し、
さらに、FIRフィルタは、
mが1の場合は、時刻Tnにおいて、nが偶数のときは第1乗算部からの第1番目の乗算信号を選択して出力する一方、nが奇数のときは第2番目の乗算信号を選択して出力し、mが2以上の場合は、時刻Tnにおいて、nが偶数のときは第1乗算部からの第(2m−2k+1)番目の乗算信号を選択する一方、nが奇数のときは第(2m−2k+2)番目の乗算信号を選択して、選択された各乗算信号を加算して出力する第2信号選択部と、
第2信号選択部からの出力信号と第2乗算部からの第(2m+1)番目の乗算信号信号を加算して出力する第2加算部とを含み、
FIRフィルタの帯域制限出力部は、第2加算部からの出力信号を単位時間だけ遅延させる第2遅延部と、第2加算部からの出力信号と第2遅延部からの出力信号とを加算する第3加算部とを有し、
間引き回路は、時刻Tnにおいて、nが奇数のときは第3加算部からの出力信号を間引く一方、nが偶数のときは第3加算部からの出力信号を出力するものであればよい。
図4Aはこの発明の第4実施形態の信号処理回路の構成を示している。図4Aに示す信号処理回路は、4m+2個(m=2)の遅延素子が直列に接続された第1遅延部を有するFIRフィルタを備えている。この第4実施形態のFIRフィルタは、6番目のタップを中心としてフィルタ係数の値が対称である。
G(T1)= a2(d11+d3)
+a4(d9+d5)
+a6(d7)
G(T2)= a1(d12+d2)
+a3(d10+d4)
+a5(d8+d6)
G(T3)= a2(d13+d5)
+a4(d11+d7)
+a5(d9)
また、時刻TnのときのFIRフィルタ4Aの出力F(Tn)は、加算器26の出力G(Tn)と、フリップフロップD101の出力G(Tn−1)が加算器52で加算されたものであるから、F(Tn)は次の式で表される。
F(Tn)=G(Tn−1)+G(Tn)
したがって、時刻T2および時刻T3でのFIRフィルタ4Aの出力はそれぞれ次の式で表せる。
F(T2)=G(T1)+G(T2)
= a1(d12+d2)
+a2(d11+d3)
+a3(d10+d4)
+a4(d9+d5)
+a5(d8+d6)
+a6(d7)
F(T3)=G(T2)+G(T3)
= a1(d12+d2)
+a2(d13+d5)
+a3(d10+d4)
+a4(d11+d7)
+a5(d8+d6)
+a6(d9)
[nが偶数のとき]
F(Tn)= a1(dn+9+dn)
+a2(dn+8+dn+1)
+a3(dn+7+dn+2)
+a4(dn+6+dn+3)
+a5(dn+5+dn+4) ……… [式8]
[nが奇数のとき]
F(Tn)= a1(dn+8+dn−1)
+a2(dn+9+dn+2)
+a3(dn+6+dn+1)
+a4(dn+3+dn+4)
+a5(dn+2+dn+1) ……… [式9]
したがって、FIRフィルタ4Aの出力F(Tn)としては、[式8]の演算結果と[式9]の演算結果とが、単位時刻ごとに交互に出力される。
FIRフィルタは、
サンプリング周波数に基づく単位時間毎の時刻Tn(nは1以上の整数)において、nが偶数のときは第1遅延部の(2m+2k+3)番目(k=1(m=1のとき)またはk=1,2(m=2のとき)またはk=1,…,m−1,m(m≧3のとき))のタップからの出力信号を選択して出力する一方、nが奇数のときは第1遅延部の(2m+2k+1)番目のタップからの出力信号を選択して出力する第1信号選択部を含み、
FIRフィルタの第1加算部は、第1遅延部の(2m−2k+1)番目のタップからの出力信号と、第1信号選択部からのnが偶数のときの第1遅延部の(2m+2k+3)番目のタップの出力信号かまたは第1信号選択部からのnが奇数のときの第1遅延部の(2m+2k+1)番目のタップの出力信号とを加算して、第(m−k+1)番目の加算信号を出力すると共に、第1遅延部の(2m+1)番目のタップからの出力信号と第1遅延部の(2m+3)番目のタップからの出力信号とを加算して、第(m+1)番目の加算信号を出力し、
FIRフィルタの乗算部は、第1加算部からの第(m−k+1)番目の加算信号に第(2m−2k+1)番目のフィルタ係数を乗算して第(2m−2k+1)番目の乗算信号を出力すると共に、第1加算部からの第(m−k+1)番目の加算信号に第(2m−2k+2)番目のフィルタ係数を乗算して第(2m−2k+2)番目の乗算信号を出力する第1乗算部と、第1加算部からの第(m+1)番目の加算信号に第(2m+1)番目のフィルタ係数を乗算して第(2m+1)番目の乗算信号を出力すると共に、第1遅延部の(2m+1)番目のタップからの出力信号に第(2m+2)番目のフィルタ係数を乗算して第(2m+2)番目の乗算信号を出力する第2乗算部とを有し、
さらに、FIRフィルタは、
mが1の場合は、時刻Tnにおいて、nが偶数のときは乗算部からの第1番目の乗算信号を選択して出力する一方、nが奇数のときは第2番目の乗算信号を選択して出力し、mが2以上の場合は、時刻Tnにおいて、nが偶数のときは乗算部からの第(2m−2k+1)番目の乗算信号を選択する一方、nが奇数のときは第(2m−2k+2)番目の乗算信号を選択して、選択された各乗算信号を加算して出力する第2信号選択部と、
時刻Tnにおいて、nが偶数のときは第2乗算部からの第(2m+1)番目の乗算信号を選択する一方、nが奇数のときは第2乗算部からの第(2m+2)番目の乗算信号を選択して、選択された信号と第2信号選択部からの出力信号とを加算して出力する第3信号選択部とを含み、
FIRフィルタの帯域制限出力部は、第3信号選択部からの出力信号を単位時間だけ遅延させる第2遅延部と、第3信号選択部からの出力信号と第2遅延部からの出力信号とを加算する第2加算部とを有し、
間引き回路は、時刻Tnにおいて、nが奇数のときは第2加算部からの出力信号を間引く一方、nが偶数のときは第2加算部からの出力信号を出力するものであればよい。
D1〜D14,D101…フリップフロップ
21〜27,52…加算器
31〜38…乗算器
41〜47…セレクタ
51…1/2間引き回路
54…入力部
55…出力部
56…定数発生回路
Claims (4)
- 4m−1個(mは1以上の整数)の遅延素子が直列に接続され、サンプリング周波数に基づく単位時間毎に入力される入力信号を上記遅延素子により順次シフトする4m個のタップを有する第1遅延部を有し、4m/2番目の上記遅延素子を中心として、フィルタ係数の値が対称であるFIRフィルタと、
上記FIRフィルタからの上記単位時間毎の出力信号を1つおきに間引く間引き回路と
を備え、
上記FIRフィルタは、
上記単位時間毎の時刻Tn(nは1以上の整数)において、nが偶数のときは上記第1遅延部の(2m+2k)番目(k=1(m=1のとき)またはk=1,2(m=2のとき)またはk=1,…,m−1,m(m≧3のとき))のタップからの出力信号を選択して出力する一方、nが奇数のときは上記第1遅延部の(2m+2k−2)番目のタップからの出力信号を選択して出力する第1信号選択部と、
上記第1遅延部の(2m−2k+1)番目のタップからの出力信号と、上記第1信号選択部からのnが偶数のときの上記第1遅延部の(2m+2k)番目のタップの出力信号かまたは上記第1信号選択部からのnが奇数のときの上記第1遅延部の(2m+2k−2)番目のタップの出力信号とを加算して、第(m−k+1)番目の加算信号を出力する第1加算部と、
上記第1加算部からの上記第(m−k+1)番目の加算信号に第(2m−2k+1)番目の上記フィルタ係数を乗算して第(2m−2k+1)番目の乗算信号を出力すると共に、上記第1加算部からの上記第(m−k+1)番目の加算信号に第(2m−2k+2)番目の上記フィルタ係数を乗算して第(2m−2k+2)番目の乗算信号を出力する乗算部と、
mが1の場合は、上記時刻Tnにおいて、nが偶数のときは上記乗算部からの第1番目の乗算信号を選択して出力する一方、nが奇数のときは第2番目の乗算信号を選択して出力し、mが2以上の場合は、上記時刻Tnにおいて、nが偶数のときは上記乗算部からの第(2m−2k+1)番目の乗算信号を選択する一方、nが奇数のときは第(2m−2k+2)番目の乗算信号を選択して、選択された各乗算信号を加算して出力する第2信号選択部と、
上記第2信号選択部からの出力信号を上記単位時間だけ遅延させる第2遅延部と、
上記第2信号選択部からの出力信号と上記第2遅延部からの出力信号とを加算する第2加算部と
を含み、
上記間引き回路は、
上記時刻Tnにおいて、nが奇数のときは上記第2加算部からの出力信号を間引く一方、nが偶数のときは上記第2加算部からの出力信号を出力することによって、上記FIRフィルタの上記第2加算部からの上記単位時間毎の出力信号を1つおきに間引いて、上記第2加算部からの上記単位時間毎の出力信号を上記サンプリング周波数の1/2に周波数変換して出力することを特徴とする信号処理回路。 - 4m個(mは1以上の整数)の遅延素子が直列に接続され、サンプリング周波数に基づく単位時間毎に入力される入力信号を上記遅延素子により順次シフトする4m+1個のタップを有する第1遅延部を有し、4m/2+1番目のタップを中心として、フィルタ係数の値が対称であるFIRフィルタと、
上記FIRフィルタからの上記単位時間毎の出力信号を1つおきに間引く間引き回路と
を備え、
上記FIRフィルタは、
上記単位時間毎の時刻Tn(nは1以上の整数)において、nが偶数のときは上記第1遅延部の(2m+2k+1)番目(k=1(m=1のとき)またはk=1,2(m=2のとき)またはk=1,…,m−1,m(m≧3のとき))のタップからの出力信号を選択して出力する一方、nが奇数のときは上記第1遅延部の(2m+2k−1)番目のタップからの出力信号を選択して出力する第1信号選択部と、
上記第1遅延部の(2m−2k+1)番目のタップからの出力信号と、上記第1信号選択部からのnが偶数のときの上記第1遅延部の(2m+2k+1)番目のタップの出力信号かまたは上記第1信号選択部からのnが奇数のときの上記第1遅延部の(2m+2k−1)番目のタップの出力信号とを加算して、第(m−k+1)番目の加算信号を出力する第1加算部と、
上記第1加算部からの上記第(m−k+1)番目の加算信号に第(2m−2k+1)番目の上記フィルタ係数を乗算して第(2m−2k+1)番目の乗算信号を出力すると共に、上記第1加算部からの上記第(m−k+1)番目の加算信号に第(2m−2k+2)番目の上記フィルタ係数を乗算して第(2m−2k+2)番目の乗算信号を出力する第1乗算部と、
上記第1遅延部の(2m+1)番目のタップからの出力信号に第(2m+1)番目の上記フィルタ係数を乗算して第(2m+1)番目の乗算信号を出力する第2乗算部と、
mが1の場合は、上記時刻Tnにおいて、nが偶数のときは上記第1乗算部からの第1番目の乗算信号を選択して出力する一方、nが奇数のときは第2番目の乗算信号を選択して出力し、mが2以上の場合は、上記時刻Tnにおいて、nが偶数のときは上記第1乗算部からの第(2m−2k+1)番目の乗算信号を選択する一方、nが奇数のときは第(2m−2k+2)番目の乗算信号を選択して、選択された各乗算信号を加算して出力する第2信号選択部と、
上記時刻Tnにおいて、nが偶数のときは上記第2乗算部からの上記第(2m+1)番目の乗算信号を選択する一方、nが奇数のときは定数0を表す信号を選択して、選択された信号と上記第2信号選択部からの出力信号とを加算して出力する第3信号選択部と、
上記第3信号選択部からの出力信号を上記単位時間だけ遅延させる第2遅延部と、
上記第3信号選択部からの出力信号と上記第2遅延部からの出力信号とを加算する第2加算部と
を含み、
上記間引き回路は、
上記時刻Tnにおいて、nが奇数のときは上記第2加算部からの出力信号を間引く一方、nが偶数のときは上記第2加算部からの出力信号を出力することによって、上記FIRフィルタの上記第2加算部からの上記単位時間毎の出力信号を1つおきに間引いて、上記第2加算部からの上記単位時間毎の出力信号を上記サンプリング周波数の1/2に周波数変換して出力することを特徴とする信号処理回路。 - 4m+1個(mは1以上の整数)の遅延素子が直列に接続され、サンプリング周波数に基づく単位時間毎に入力される入力信号を上記遅延素子により順次シフトする4m+2個のタップを有する第1遅延部を有し、(4m+2)/2番目の上記遅延素子を中心として、フィルタ係数の値が対称であるFIRフィルタと、
上記FIRフィルタからの上記単位時間毎の出力信号を1つおきに間引く間引き回路と
を備え、
上記FIRフィルタは、
上記単位時間毎の時刻Tn(nは1以上の整数)において、nが偶数のときは上記第1遅延部の(2m+2k+2)番目(k=1(m=1のとき)またはk=1,2(m=2のとき)またはk=1,…,m−1,m(m≧3のとき))のタップからの出力信号を選択して出力する一方、nが奇数のときは上記第1遅延部の(2m+2k)番目のタップからの出力信号を選択して出力する第1信号選択部と、
上記第1遅延部の(2m−2k+1)番目のタップからの出力信号と、上記第1信号選択部からのnが偶数のときの上記第1遅延部の(2m+2k+2)番目のタップの出力信号かまたは上記第1信号選択部からのnが奇数のときの上記第1遅延部の(2m+2k)番目のタップの出力信号とを加算して、第(m−k+1)番目の加算信号を出力する第1加算部と、
上記第1加算部からの上記第(m−k+1)番目の加算信号に第(2m−2k+1)番目の上記フィルタ係数を乗算して第(2m−2k+1)番目の乗算信号を出力すると共に、上記第1加算部からの上記第(m−k+1)番目の加算信号に第(2m−2k+2)番目の上記フィルタ係数を乗算して第(2m−2k+2)番目の乗算信号を出力する第1乗算部と、
上記第1遅延部の(2m+1)番目のタップからの出力信号に第(2m+1)番目の上記フィルタ係数を乗算して第(2m+1)番目の乗算信号を出力する第2乗算部と、
mが1の場合は、上記時刻Tnにおいて、nが偶数のときは上記第1乗算部からの第1番目の乗算信号を選択して出力する一方、nが奇数のときは第2番目の乗算信号を選択して出力し、mが2以上の場合は、上記時刻Tnにおいて、nが偶数のときは上記第1乗算部からの第(2m−2k+1)番目の乗算信号を選択する一方、nが奇数のときは第(2m−2k+2)番目の乗算信号を選択して、選択された各乗算信号を加算して出力する第2信号選択部と、
上記第2信号選択部からの出力信号と上記第2乗算部からの上記第(2m+1)番目の乗算信号信号を加算して出力する第2加算部と、
上記第2加算部からの出力信号を上記単位時間だけ遅延させる第2遅延部と、
上記第2加算部からの出力信号と上記第2遅延部からの出力信号とを加算する第3加算部と
を含み、
上記間引き回路は、
上記時刻Tnにおいて、nが奇数のときは上記第3加算部からの出力信号を間引く一方、nが偶数のときは上記第3加算部からの出力信号を出力することによって、上記FIRフィルタの上記第3加算部からの上記単位時間毎の出力信号を1つおきに間引いて、上記第3加算部からの上記単位時間毎の出力信号を上記サンプリング周波数の1/2に周波数変換して出力することを特徴とする信号処理回路。 - 4m+2個(mは1以上の整数)の遅延素子が直列に接続され、サンプリング周波数に基づく単位時間毎に入力される入力信号を上記遅延素子により順次シフトする4m+3個のタップを有する第1遅延部を有し、(4m+2)/2+1番目のタップを中心として、フィルタ係数の値が対称であるFIRフィルタと、
上記FIRフィルタからの上記単位時間毎の出力信号を1つおきに間引く間引き回路と
を備え、
上記FIRフィルタは、
上記単位時間毎の時刻Tn(nは1以上の整数)において、nが偶数のときは上記第1遅延部の(2m+2k+3)番目(k=1(m=1のとき)またはk=1,2(m=2のとき)またはk=1,…,m−1,m(m≧3のとき))のタップからの出力信号を選択して出力する一方、nが奇数のときは上記第1遅延部の(2m+2k+1)番目のタップからの出力信号を選択して出力する第1信号選択部と、
上記第1遅延部の(2m−2k+1)番目のタップからの出力信号と、上記第1信号選択部からのnが偶数のときの上記第1遅延部の(2m+2k+3)番目のタップの出力信号かまたは上記第1信号選択部からのnが奇数のときの上記第1遅延部の(2m+2k+1)番目のタップの出力信号とを加算して、第(m−k+1)番目の加算信号を出力すると共に、上記第1遅延部の(2m+1)番目のタップからの出力信号と上記第1遅延部の(2m+3)番目のタップからの出力信号とを加算して、第(m+1)番目の加算信号を出力する第1加算部と、
上記第1加算部からの上記第(m−k+1)番目の加算信号に第(2m−2k+1)番目の上記フィルタ係数を乗算して第(2m−2k+1)番目の乗算信号を出力すると共に、上記第1加算部からの上記第(m−k+1)番目の加算信号に第(2m−2k+2)番目の上記フィルタ係数を乗算して第(2m−2k+2)番目の乗算信号を出力する第1乗算部と、
上記第1加算部からの上記第(m+1)番目の加算信号に第(2m+1)番目の上記フィルタ係数を乗算して第(2m+1)番目の乗算信号を出力すると共に、上記第1遅延部の(2m+1)番目のタップからの出力信号に第(2m+2)番目の上記フィルタ係数を乗算して第(2m+2)番目の乗算信号を出力する第2乗算部と、
mが1の場合は、上記時刻Tnにおいて、nが偶数のときは上記第1乗算部からの第1番目の乗算信号を選択して出力する一方、nが奇数のときは第2番目の乗算信号を選択して出力し、mが2以上の場合は、上記時刻Tnにおいて、nが偶数のときは上記第1乗算部からの第(2m−2k+1)番目の乗算信号を選択する一方、nが奇数のときは第(2m−2k+2)番目の乗算信号を選択して、選択された各乗算信号を加算して出力する第2信号選択部と、
上記時刻Tnにおいて、nが偶数のときは上記第2乗算部からの第(2m+1)番目の乗算信号を選択する一方、nが奇数のときは上記第2乗算部からの第(2m+2)番目の乗算信号を選択して、選択された信号と上記第2信号選択部からの出力信号とを加算して出力する第3信号選択部と、
上記第3信号選択部からの出力信号を上記単位時間だけ遅延させる第2遅延部と、
上記第3信号選択部からの出力信号と上記第2遅延部からの出力信号とを加算する第2加算部と
を含み、
上記間引き回路は、
上記時刻Tnにおいて、nが奇数のときは上記第2加算部からの出力信号を間引く一方、nが偶数のときは上記第2加算部からの出力信号を出力することによって、上記FIRフィルタの上記第2加算部からの上記単位時間毎の出力信号を1つおきに間引いて、上記第2加算部からの上記単位時間毎の出力信号を上記サンプリング周波数の1/2に周波数変換して出力することを特徴とする信号処理回路。
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