JPH11306166A

JPH11306166A - ウェーブレット変換装置

Info

Publication number: JPH11306166A
Application number: JP10109412A
Authority: JP
Inventors: Noriyuki Terao; 典之寺尾; Masaki Sato; 正喜佐藤; 啓行 ▲高▼橋; Hiroyuki Takahashi
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1998-04-20
Filing date: 1998-04-20
Publication date: 1999-11-05

Abstract

(57)【要約】【課題】ＴＴ変換による高速のウェーブレット変換装
置を実現する。【解決手段】ｓ(n-2)，ｓ(n-1)，ｓ(n)，ｓ(n+1)，ｓ
(n+2）を順次保持転送するためのレジスタ１１〜１１５
の系列を用意し、オーバーラップ論理演算器１０５でＴ
Ｔ変換のオーバーラップ部p(n)の計算をパイプライン処
理可能とする。オーバーラップ論理演算器１０５は、レ
ジスタ系列の保持データを利用することにより、データ
の追加入力なしにミラー処理を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像データの圧縮
／伸長システムなどに利用されるウェーブレット変換装
置に係り、特にＴＴ（Ｔｗｏ−Ｔｅｎ）変換又は逆ＴＴ
変換を用いるウェーブレット変換装置に関する。

【０００２】

【従来の技術】ウェーブレット変換装置に関しては、例
えば特開平８−１３９９３５号公報に、Ｓ変換フィルタ
によるウェーブレット変換装置とＴＳ変換フィルタによ
るウェーブレット変換装置ついて詳細に述べられてい
る。Ｓ変換フィルタは２タップの低域通過フィルタと２
タップの高域通過フィルタからなるウェーブレットフィ
ルタ対であり、ＴＳ（Ｔｗｏ−Ｓｉｘ）変換フィルタは
２タップの低域通過フィルタと６タップの高域通過フィ
ルタからなるウェーブレットフィルタ対である。

【０００３】

【発明が解決しようとする課題】しかし、２タップの低
域通過フィルタと１０タップの高域通過フィルタからな
るＴＴ変換フィルタによるウェーブレット変換装置つい
ては、上記公報にＴＴ変換フィルタの有理型の整数係数
が示されているのみで、詳細に述べた公知文献は見あた
らない。

【０００４】本発明の目的は、ＴＴ変換によるウェーブ
レット変換又は逆ＴＴ変換による逆ウェーブレット変換
を高速に実行するウェーブレット変換装置を実現するこ
とにある。本発明のもう一つの目的は、ハードウェア資
源の有効利用を図ったウェーブレット変換装置を実現す
ることにある。本発明の他の目的は、ミラー処理を高速
に行うことが可能なウェーブレット変換装置を提供する
ことにある。

【０００５】

【課題を解決するための手段】ＴＴ変換フィルタは、低
域通過フィルタの有理型の整数係数が（１，１）、高域
通過フィルタの有理型の整数係数が（３，３，−２２，
−２２，１２８，−１２８，２２，２２，−３，−３）
であるようなフィルタである。すなわち、入力信号対X
(2n)，ｘ(2n+1)に対して低域通過係数ｓ(n)と高域通過
係数ｄ(n)はｓ(n) = Floor({ｘ(2n)+ｘ(2n+1)}／2) ｄ(n) = ｘ(2n)-ｘ(2n+1)+ｐ(n) ｐ(n) = Floor({3ｓ(n-2)-22ｓ(n-1)+22ｓ(n+1)-3ｓ(n+2)+32}／６４）．．．（１）のように表され、高域通過フィルタはオーバーラップフ
ィルタとなる。ただし、Ｆｌｏｏｒ（ａ）は床関数で、
数値ａを最も近い整数に切り捨てるはたらきをする。

【０００６】ＴＴ変換は可逆であり、その逆変換はｘ(2n) = ｓ(n)+Floor({ｄ(n)-ｐ(n)+1}／2) ｘ(2n+1) = ｓ(n)+Floor({ｄ(n)-ｐ(n)}／2) ｐ(n) = Floor({3ｓ(n-2)-22ｓ(n-1)+22ｓ(n+1)-3ｓ(n+2)+32}／64) ．．．（２）のように表される。

【０００７】前記目的を達成するため、請求項１記載の
発明によるウェーブレット変換装置は、上記（１）式の
特徴を考慮し、時系列で変化する入力データ対から生成
されるｓ(n）の値を５サイクル分以上、レジスタ系列上
において順次保持転送し、オーバーラップ部(ｐ(n)）の
計算のパイプライン処理を可能にすることで、高速なウ
ェーブレット変換を可能にした構成とされる。

【０００８】請求項２記載の発明のウェーブレット変換
装置は、上記（２）式の特徴を考慮し、時系列で変化す
る入力データとしてのｓ(n）の値を５サイクル分以上、
レジスタ系列上において順次保持転送し、オーバーラッ
プ部(ｐ(n)）の計算をパイプライン処理可能にすること
で、高速な逆ウェーブレット変換を可能にした構成とさ
れる。

【０００９】請求項３記載の発明のウェーブレット変換
装置は、上記（１）式及び（２）式の特徴を考慮し、ｓ
(n）の値を５サイクル分以上、レジスタ系列上において
順次保持転送し、オーバーラップ部分(ｐ(n)）の計算を
パイプライン処理可能にすることによって、高速のウェ
ーブレット変換又は逆ウェーブレット変換を可能にする
とともに、ウエーブレット変換動作と逆ウェーブレット
変換動作に必要なレジスタ系列やオーバーラップ論理演
算器を共通化して、装置の構成に必要なハードウェア資
源の有効利用、コンパクト化を図った構成とされる。

【００１０】ＴＴ変換においては、入力信号ｘ(2n)，ｘ
(2n+1)がＮビットの深さを持つ場合、低域通過係数ｓ
(n)と高域通過係数ｄ(n)はそれぞれＮビットとＮ＋２ビ
ットの深さになる。したがって、図８に示すように、画
像などの２次元データに対し、ＴＴ変換フィルタ４０１
によって水平方向（又は垂直方向）にＴＴ変換を施し、
出力される低域通過係数Ｌと高域通過係数Ｈに対しＴＴ
フィルタ４０２，４０３で垂直方向（又は水平方向）に
ＴＴ変換を施す２次元ウェーブレット変換を行うと、得
られるＬＬ係数はＮビット、ＨＬ係数及びＬＨ係数はＮ
＋２ビット、ＨＨ係数はＮ＋３ビットの深さとなる。す
なわち、２次元ウェーブレット変換における水平処理と
垂直処理とで、必要とするフィルタのビット深さが異な
る。

【００１１】この点に鑑み、請求項４記載の発明のウェ
ーブレット変換装置は、ｓ(n)，ｄ(n)-ｐ(n)又はｄ(n)
の系列を保持するためのレジスタ系列のビット深さと、
及び出力データｓ(n)，ｄ(n)のビット深さを、所望のＨ
Ｈ係数のビット深さ以上の一定のビット数とすることに
よって、２次元ウェーブレット変換の任意の水平処理又
は垂直処理に共通に使用可能な構成とされる。

【００１２】ＴＴ変換におけるオーバーラップ部の計算
には３倍される２つの係数ｓ(n-2)，ｓ(n+2)と２２倍さ
れる２つの係数ｓ(n-1),ｓ(n+1)があり、それらを３倍
又は２２倍するための乗算器は一般に大きなハードウェ
ア資源を必要とする。

【００１３】請求項５記載の発明のウェーブレット変換
装置は、オーバーラップ部ｐ(n）の計算において、その
ような各係数を個々に３倍又は２２倍してから減算を行
うのではなく、先に各係数の減算を行い、その結果に対
して３倍、２２倍するための乗算を行うことにより、必
要な乗算器の個数を半減し、ハードウェア資源の削減を
図る構成とされる。

【００１４】また、請求項６記載の発明のウェーブレッ
ト変換装置は、オーバーラップ部ｐ(n）の計算におい
て、大きなハードウェア資源を必要とする乗算器や除算
器を用いず、加算器、減算器及びビットシフタのみを用
い、ハードウェア資源の削減と処理の高速化を図る構成
とされる。

【００１５】ＴＴ変換において、入力データの境界で次
のようなミラー処理が必要となることがある。例えば順
変換において、次の１０サンプルの入力データ列ｘ0,ｘ1,ｘ2,ｘ3,ｘ4,ｘ5,ｘ6,ｘ7,ｘ8,ｘ9 に対し、ｘ3,ｘ2,ｘ1,ｘ0|ｘ0,ｘ1,ｘ2,ｘ3,ｘ4,ｘ5,ｘ6,ｘ7,ｘ
8,ｘ9|ｘ9,ｘ8,ｘ7,ｘ6 のように、４サンプル分又は２サンプル分の左又は右ミ
ラー処理を必要とする。このようなミラー処理は、次の
５つのケースに分かれる。ケース（０）：上記データ列の(ｘ4，ｘ5)に対するフィ
ルタ処理のようにミラー処理が不要ケース（１）：上記データ列の(ｘ0，ｘ1)に対するフィ
ルタ処理のように４サンプル分を左にミラー処理するケース（２）：上記データ列の(ｘ2，ｘ3)に対するフィ
ルタ処理のように２サンプル分を左にミラー処理するケース（３）：上記データ列の(ｘ6，ｘ7)に対するフィ
ルタ処理のように２サンプル分を右にミラー処理するケース（４）：上記データ列の(ｘ8，ｘ9)に対するフィ
ルタ処理のように４サンプル分を右にミラー処理するまた、逆変換において、次の５サンプルの入力データ列ｓ0,ｓ1,ｓ2,ｓ3,ｓ4 に対し、ｓ1,ｓ0|ｓ0,ｓ1,ｓ2,ｓ3,ｓ4|ｓ4,ｓ3 のように、２サンプル分又は１サンプル分の左又は右ミ
ラー処理を必要とする。このようなミラー処理は、次の
５つのケースに分かれる。ケース（０）：上記データ列の(ｓ2)に対するフィルタ
処理のようにミラー処理が不要ケース（１）：上記データ列の(ｓ0)に対するフィルタ
処理のように２サンプル分を左にミラー処理するケース（２）：上記データ列の(ｓ1)に対するフィルタ
処理のように１サンプル分を左にミラー処理するケース（３）：上記データ列の(ｓ3)に対するフィルタ
処理のように１サンプル分を右にミラー処理するケース（４）：上記データ列の(ｓ4)に対するフィルタ
処理のように２サンプル分を右にミラー処理する。

【００１６】請求項７、８又は９記載の発明のウェーブ
レット変換装置は、前記ミラー処理のケース分けに着目
し、レジスタ系列に保持されているデータを利用するこ
とにより、外部からデータを追加入力することなく必要
なミラー処理を内部で実行できるようにし、処理の高速
化を図った構成とされる。

【００１７】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。

【００１８】図１に、本発明のウェーブレット変換装置
の一例を示す。このウェーブレット変換装置は、外部入
力ｘ_in0，ｘ_in1より入力されたデータをＴＴ変換によ
りウェーブレット変換し、低域通過係数と高域通過係数
を外部出力ｓ_outと外部出力ｄ_outより出力するもの
で、加算器１０１，１０２、減算器１０３、ビットシフ
タ１０４、レジスタ１１１，１１２，１１３，１１４，
１１５の系列、レジスタ１１６，１１７，１１８の系
列、及びオーバーラップ論理演算器１０５から構成され
る。

【００１９】加算器１０２は外部から時系列に入力され
るデータ対の加算を行う。ビットシフタ１０４は、加算
器１０２の出力データを１ビット右シフトすることによ
って２で除すものである。ビットシフタ１０４の出力デ
ータは、レジスタ１１１，１１２，１１３，１１４，１
１５の系列により順次保持転送される。レジスタ１１３
の出力は外部出力ｓ_outに接続される。減算器１０３
は、外部入力ｘ_in0に時系列に入力されるデータから外
部入力ｘ_in1に時系列に入力されるデータを減算する。
減算器１０３の出力データはレジスタ１１６，１１７，
１１８の系列により順次保持転送される。オーバーラッ
プ論理演算器１０５は、ＴＴ変換のオーバーラップ部
(ｐ(n)）の計算を行うもので、レジスタ１１１，１１
２，１１４，１１５の出力データが入力する。後述のミ
ラー処理をオーバーラップ論理演算器１０５で行うため
には、破線で示すように、レジスタ１１３の出力データ
とselect信号（後述）もオーバーラップ論理演算器１０
５に入力される。加算器１０２は、レジスタ１１８の出
力データとオーバーラップ論理演算器１０５の出力デー
タを加算するもので、その出力は外部出力ｄ_outに接続
される。

【００２０】外部入力ｘ_in0，ｘ_in1に、データ対{ｘ
(2n-4),ｘ(2n-3)}，{ｘ(2n-2),ｘ(2n-1)}，{ｘ(2n),ｘ
(2n+1)}，{ｘ(2n+2),ｘ(2n+3)}，{ｘ(2n+4),ｘ(2n+5)}
と順次入力され、次のデータ対ｘ(2n+6)，ｘ(2n+7)が入
力される時には、レジスタ１１１，１１２，１１３，１
１４，１１５にｓ(n+2),ｓ(n+1),ｓ(n),ｓ(n-1),ｓ(n-
2) がそれぞれ保持されており、またレジスタ１１６，
１１７，１１８にd(n+2)-p(n+2)，d(n+1)-p(n+1)，d(n)
-p(n)がそれぞれ保持されているため、オーバーラップ
部(p(n))の計算のパイプライン処理が可能であり、デー
タ入力に対し３サイクル遅れて低域通過係数ｓ(n)及び
高域通過係数d(n)が外部出力ｓ_out，ｄ_outよりそれぞ
れ出力される。５組の入力データ対（１０個の入力デー
タ）を必要とするＴＴ変換を実行するには、基本的に
は、それらの５組の入力データを一時的に記憶しておく
ためのメモリを準備するか、５回の入力データのアクセ
スが必要であるが、本ウェーブレット変換装置において
は、そのような５倍のメモリを用意する必要はなく、並
列アクセス可能な入力データに対し１回のアクセスでよ
いため、高速な変換処理が可能である。なお、レジスタ
１１１〜１１５に対応するレジスタ系列の長さを増加さ
せて遅延時間を増加させることも可能である。この場
合、その遅延時間の増加分だけレジスタ１１６〜１１８
に対応するレジスタ系列の長さも増加させる必要があ
る。

【００２１】図２に、オーバーラップ論理演算器１０５
の一例を示す。この例においては、減算器１５１によっ
てレジスタ１１５の出力データ(ｓ(n-2)）からレジスタ
１１１の出力データ(ｓ(n+2)）を減算し、また、減算器
１５２によってレジスタ１１２の出力データ(ｓ(n+1))
からレジスタ１１４の出力データ(ｓ(n-1))を減算す
る。減算器１５１の出力データを乗算器１５３で３倍し
た結果と、減算器１５２の出力データを乗算器１５４で
２２倍した結果とを加算器１５５で加算し、その結果に
加算器１５６によって３２を加算し、その結果を除算器
１５７により６４で除算することによってp(n)を得る。

【００２２】オーバーラップ論理演算器１０５は、ＴＴ
変換のオーバーラップ部(p(n))の計算を上記（１）式又
は（２）式に忠実に従って実行するように、つまり、一
つ一つの係数を３倍又は２２倍し、乗算後の係数の加減
算を行うように構成することも可能である。しかし、こ
れでは大きなハードウェア資源を必要とする乗算器を４
個用意する必要がある。これに対し、係数の除算の前に
係数の減算を行い、その結果に乗算を行うようにした図
２の構成によれば、必要な乗算器の個数が半分になり、
必要なハードウェア資源を削減できる。

【００２３】図３に、オーバーラップ論理演算器１０５
の他の例を示す。この例においては、減算器１６１によ
ってレジスタ１１５の出力データ(ｓ(n-2)）からレジス
タ１１１の出力データ(ｓ(n+2)) を減算し、減算器１６
２によってレジスタ１１２の出力データ(ｓ(n+1))から
レジスタ１１４の出力データ(ｓ(n-1))を減算する。減
算器１６２の出力データをビットシフタ１６３で１ビッ
ト左シフトすることによって２倍したものと、減算器１
６２の出力データとを加算器１６５によって加算し、こ
の加算結果と、それをビットシフタ１６７で１ビット左
シフトすることにより２倍したものとを加算器１６８で
加算する。減算器１６２の出力データをビットシフタ１
６４で４ビット左シフトすることにより１６倍したもの
と３２の加算を加算器１６６で行い、その結果と加算器
１６８の出力データとを加算器１６９で加算し、その結
果をビットシフタ１７０での６ビット右シフトによって
６４で除算することによりp(n)を得る。

【００２４】この例は、加算器、減算器及びビットシフ
タのみからなり、大きなハードウェア資源を必要とする
乗算器も除算器も用いないため、図２に示した例以上に
必要なハードウェア資源を削減できる。また、通過ゲー
ト数を最適化することにより高速化を図ることができ
る。高速化の具体例を挙げれば、０．３５ミクロンルー
ルのＡＳＩＣで構成した場合、このオーバーラップ論理
演算器の遅延時間は１２ナノ秒に高速化された。

【００２５】図４は、オーバーラップ論理演算器１０５
の他の例を説明するための図である。この例は、パイプ
ライン処理の特徴を利用することにより、画像データの
境界におけるミラー処理を、ミラー処理分のデータを追
加入力することなく可能にし、さらなる高速化を達成す
るものであり、オーバーラップ論理演算器１０５は前記
のミラー処理のケース（０）〜ケース（４）に対応した
５つのミラー処理状態を有し、いずれのミラー処理状態
であるかを指示する信号selectと、レジスタ１１３の出
力データもオーバーラップ論理演算器１０５に入力され
る。

【００２６】信号selectがケース（０）のミラー処理状
態を指示する時、すなわちオーバーラップ部の計算に必
要なデータが全て揃って通りミラー処理が不要な非ミラ
ー処理状態では、オーバーラップ論理演算部１０５は前
述の通りの演算を行う。すなわち、レジスタ１１１，１
１２，１１４，１１５の出力データｓ(n-2)，ｓ(n-1)，
ｓ(n+1)，ｓ(n+2)を用いて、前記（１）式又は（２）式
に忠実に従った演算を行って、あるいは図２又は図３に
示した例と同様の演算を行ってp(n)を求める。

【００２７】信号selectがケース（１）を指示する時、
すなわち、４サンプル分の左ミラー処理状態では、レジ
スタ１１４，１１５に必要なｓ(n-1)，ｓ(n-2)がまだ揃
っていないので、レジスタ１１３の出力データｓ(n)を
ｓ(n-1)として代用し、またレジスタ１１２の出力デー
タｓ(n+2)をｓ(n-2)として代用し、前記（１）式又は
（２）式に忠実に従った演算を行って、あるいは図２又
は図３に示した例と同様の演算を行ってp(n)を求める。

【００２８】信号selectがケース（２）を指示する時、
すなわち、２サンプル分の左ミラー処理状態では、レジ
スタ１１５に必要なｓ(n-2）が揃っていないので、レジ
スタ１１４の出力データｓ(n-1)をｓ(n-2)として代用し
て、前記（１）式又は（２）式に忠実に従った演算を行
い、あるいは、図２又は図３に示した例と同様の演算を
行う。

【００２９】信号selectがケース（３）を指示する時、
すなわち、２サンプル分の右ミラー処理状態では、レジ
スタ１１１に必要なｓ(n+2) が揃っていないので、レジ
スタ１１２の出力データｓ(n+1)をｓ(n+2)として代用し
て、前記（１）式又は（２）式に忠実に従った演算を行
い、あるいは、図２又は図３に示した例と同様の演算を
行う。

【００３０】信号ｓelectがケース（４）を指示する
時、すなわち４サンプル分の右ミラー処理状態では、レ
ジスタ１１１，１１２に必要なｓ(n+2)，ｓ(n+1)が揃っ
ていないので、レジスタ１１４の出力データｓ(n-1)を
ｓ(n+2)として代用し、またレジスタ１１３の出力デー
タｓ(n)をｓ(n+1)として代用し、前記（１）式又は
（２）式に忠実に従った演算を行い、あるいは図２又は
図３に示した例と同様の演算を行う。

【００３１】このようなミラー処理を実行できるオーバ
ーラップ論理演算器１０５の構成の一例を図５に示す。
図５において、１０６は前述のミラー処理のために設け
られた４入力・４出力の選択回路であり、信号selectの
状態に従って、レジスタ１１１，１１２，１１３，１１
４の出力データをＡ，Ｂ，Ｃ，Ｄ出力に選択出力する。
１０７は図２又は図３と同一構成の論理演算回路であ
る。選択回路１０６のＡ出力は減算器１５１（図２）又
は減算器１６１（図３）の加算入力(+) と接続され、選
択回路１０６のＢ出力は減算器１５１又は１６１の減算
入力(-) と接続され、また、選択回路１０６のＣ出力は
減算器１５２又は１６２の加算入力と接続され、Ｄ出力
は減算器１５２又は１６２の減算入力とそれぞれ接続さ
れる。

【００３２】信号selectがミラー処理のケース（０）、
つまり非ミラー処理状態を示す時には、選択回路１０６
は、Ａ出力にレジスタ１１５の出力データを、Ｂ出力に
レジスタ１１１の出力データを、Ｃ出力にレジスタ１１
２の出力データを、Ｄ出力にレジスタ１１４の出力デー
タをそれぞれ出力する。

【００３３】信号selectがミラー処理のケース（１）つ
まり４サンプル分の左ミラー処理状態を示す時には、選
択回路１０６は、Ａ出力にレジスタ１１２の出力データ
（ミラー処理分）を、Ｂ出力にレジスタ１１１の出力デ
ータを、Ｃ出力にレジスタ１１２の出力データを、Ｄ出
力にレジスタ１１３の出力データ（ミラー処理分）を、
それぞれ出力する。

【００３４】信号selectがミラー処理のケース（２）つ
まり２サンプル分の左ミラー処理状態を示す時には、選
択回路１０６は、Ａ出力にレジスタ１１４の出力データ
（ミラー処理分）を、Ｂ出力にレジスタ１１１の出力デ
ータを、Ｃ出力にレジスタ１１２の出力データを、Ｄ出
力にレジスタ１１４の出力データを、それぞれ出力す
る。

【００３５】信号selectがミラー処理のケース（３）つ
まり２サンプル分の右ミラー処理状態を示す時には、選
択回路１０６は、Ａ出力にレジスタ１１５の出力データ
を、Ｂ出力にレジスタ１１２の出力データ（ミラー処理
分）を、Ｃ出力にレジスタ１１２の出力データを、Ｄ出
力にレジスタ１１４の出力データを、それぞれ出力す
る。

【００３６】信号selectがミラー処理のケース（４）つ
まり４サンプル分の右ミラー処理状態を示す時には、選
択回路１０６は、Ａ出力にレジスタ１１５の出力データ
を、Ｂ出力にレジスタ１１４の出力データ（ミラー処理
分）を、Ｃ出力にレジスタ１１３の出力データ（ミラー
処理分）を、Ｄ出力にレジスタ１１４の出力データを、
それぞれ出力する。

【００３７】図６に、本発明のウェーブレット変換装置
の他の例を示す。このウェーブレット変換装置は、外部
入力ｓ_in，ｄ_inより時系列に入力されたウェーブレッ
ト係数を前記（２）式の逆ＴＴ変換により逆ウェーブレ
ット変換し、復元データを外部出力ｘ_out0，ｘ_out1よ
り出力するもので、レジスタ２１１，２１２，２１３，
２１４，２１５の系列、レジスタ２１６，２１７，２１
８の系列、オーバーラップ論理演算器２０５、減算器２
０２，２０７、加算器２０３，２０８、ビットシフタ２
０４，２０６から構成される。

【００３８】外部入力ｓ_inより時系列に入力された低
域通過係数はレジスタ２１１,２１２,２１３，２１４，
２１５の系列に順次保持転送され、また外部入力ｄ_in
より時系列に入力された高域通過係数はレジスタ２１
６，２１７，２１８の系列に順次保持転送される。オー
バーラップ論理演算器２０５は図１のウェーブレット変
換装置に用いられるオーバーラップ論理演算器１０５と
同じもので、レジスタ２１１，２１２，２１４，２１５
の出力データが入力され、逆ＴＴ変換のオーバーラップ
部p(n)を出力する。オーバーラップ論理演算器２０５
が、図４又は図５に示したようなミラー処理を行う構成
のものの場合は、破線で示すように、レジスタ２１３の
出力データと、ミラー処理状態を指示する信号ｓelect
もオーバーラップ論理演算器２０５に入力される。ただ
し、逆ウェーブレット変換の場合には、ケース（０），
（２），（３）だけを考慮すればよい。

【００３９】加算器２０２でレジスタ２１８の出力デー
タとp(n)が加算され、その結果と１の加算が加算器２０
３で行われる。加算器２０３の出力データはビットシフ
タ２０４で１ビット右シフトされることにより２で除さ
れ、その結果は加算器２０８によってレジスタ２１３の
出力データと加算され、その結果は外部出力ｘ_out0よ
り出力される。また、加算器２０２の出力データはビッ
トシフタ２０６で１ビット右シフトされることにより２
で除される。減算器２０７によって、レジスタ２１３の
出力データからビットシフタ２０６の出力データが減算
され、その結果は外部出力ｘ_out1より出力される。

【００４０】外部入力ｓ_inに、低域通過係数ｓ(n-2)，
ｓ(n-1)，ｓ(n)，ｓ(n+1)，ｓ(n+2)が順次入力され、外
部入力ｄ_inに高域通過係数d(n)，d(n+1)，d(n+2）が順
次入力され、次に低域通過係数ｓ(n+3），高域通過係数
d(n+3）が入力される時には、レジスタ２１１，２１
２，２１３，２１４，２１５にｓ(n+2),ｓ(n+1),ｓ(n),
ｓ(n-1)，ｓ(n-2)がそれぞれ保持されており、またレジ
スタ２１６，２１７，２１８にd(n+2)，d(n+1)，d(n)が
それぞれ保持されているため＜オーバーラップ部p(n)の
計算のパイプライン処理が可能であり、係数入力から３
サイクル遅れて復元データｘ(２n)，ｘ(2n+1)が外部出
力ｘ_out0，ｘ_out１よりそれぞれ出力される。５組の
低域通過係数を必要とする逆ＴＴ変換を実行するには、
基本的には、５倍のメモリを準備するか、５回のデータ
のアクセスが必要であるが、本ウェーブレット変換装置
においては低域通過係数に対し１回のアクセスでよいた
め、高速動作が可能である。なお、レジスタ２１１〜２
１５に対応するレジスタ系列の長さを増加させて遅延時
間を増加させることも可能である。この場合、その遅延
時間の増加分だけレジスタ２１６〜２１８に対応するレ
ジスタ系列の長さも増加させる必要がある。

【００４１】図７に、本発明のウェーブレット変換装置
の他の例を示す。このウェーブレット変換装置は、外部
入力ｘ_in0，ｘ_in1より入力されたデータを前記（１）
式のＴＴ変換によりウェーブレット変換し、低域通過係
数と高域通過係数を外部出力ｓ_outと外部出力ｄ_outよ
り出力し、あるいは、外部入力ｓ_in，ｄ_inより入力さ
れたウェーブレット係数を前記（２）式の逆ＴＴ変換に
より逆ウェーブレット変換し、復元データを外部出力ｘ
_out0，ｘ_out1より出力するものである。

【００４２】図７と図１及び図６を対比すれば明らかな
ように、このウェーブレット変換装置は、図１のウェー
ブレット変換装置と図６のウェーブレット変換装置を組
合せ、レジスタ３１１，３１２，３１３，３１４，３１
５の系列をレジスタ１１１〜１１５の系列（図１）及び
レジスタ２１１〜２１５の系列（図６）として共用し、
レジスタ３１６，３１７，３１８の系列をレジスタ１１
６，１１７，１１８の系列（図１）及びレジスタ２１
６，２１７，２１８の系列（図６）として共用し、オー
バーラップ論理演算器３０５をオーバーラップ論理演算
器１０５（図１）及び同２０５（図６）として共用した
構成である。また、図１又は図６と同じ符号は同じ部分
を示す。なお、オーバーラップ論理演算器３０５で、図
４又は図５に関連して説明したようなミラー処理を行う
場合には、破線で示すように、レジスタ３１３の出力デ
ータとミラー処理状態を指示する信号selectもオーバー
ラップ論理演算器３０５に入力される。

【００４３】ウェーブレット変換（順変換）動作と逆ウ
ェーブレット変換動作との切り替えのために、２つの選
択器３０１，３０２が設けられ、また、その制御のため
に符号化状態／復号化状態判別用の信号encode／decode
が各選択器３０１，３０２に入力される。信号encode／
decodeが符号化状態である場合、選択器３０１はビット
シフタ１０４の出力データを選択してレジスタ３１１へ
伝達し、選択器３０２は減算器１０３の出力データを選
択してレジスタ３１６へ伝達する。したがって、この場
合はウェーブレット変換(順変換)が実行されることにな
る。信号encode／decodeが復号化状態である場合、選択
器３０１は外部入力ｓ_inより入力する低域通過係数を
選択してレジスタ３１１へ伝達し、選択器３０２は外部
入力ｄ_inより入力する高域通過係数を選択してレジス
タ３１６へ伝達し、したがって逆ウェーブレット変換が
実行される。このように、本ウェーブレット変換装置
は、図１又は図６に示したウェーブレット変換装置と同
様の高速なウェーブレット変換動作及び逆ウェーブレッ
ト変換動作が可能である。また、このウェーブレット変
換装置は、ハードウェア資源の共用化により、装置構成
に必要なハードウェア資源の削減が図られている。

【００４４】なお、図８に関連して説明したように、画
像などの２次元データに対する水平処理と垂直処理を行
うと、ＨＨ係数のビット深さが最も大きくなる。本発明
の好ましい一態様によれば、図１又は図７に示したウェ
ーブレット変換装置のレジスタ１１１〜１１８又は同３
１１〜３１８及び外部出力ｓ_out，ｄ_outのビット深さ
は、所望のＨＨ係数のビット深さと等しいビット数、又
は、それより大きいビット数とされる。例えば、８ビッ
ト階調の画像データを考えた場合、各レジスタ及び各外
部出力のビット深さは１１ビット、あるいは１２ビット
に統一される。このようにすれば、同じウェーブレット
変換装置を、図８に関連して説明した２次元ウェーブレ
ット変換の任意の水平処理又は垂直処理に共通に使用で
きる。

【００４５】

【発明の効果】請求項１記載の発明のウェーブレット変
換装置は、ＴＴ変換のオーバーラップの計算をパイプラ
イン処理可能であるため、ＴＴ変換による高速なウェー
ブレット変換動作が可能である。

【００４６】請求項２記載の発明のウェーブレット変換
装置は、逆ＴＴ変換のオーバーラップ部の計算をパイプ
ライン処理可能であるため、逆ＴＴ変換による高速な逆
ウェーブレット変換動作が可能である。

【００４７】請求項３記載の発明のウェーブレット変換
装置は、ＴＴ変換による高速なウェーブレット変換及び
逆ＴＴ変換による高速な逆ウェーブレット変換が可能で
あるとともに、ウェーブレット変換と逆ウェーブレット
変換に２つのレジスタ系列及びオーバーラップ部計算の
ための回路を共用することにより、装置の実現に必要な
ハードウェア資源を削減することができる。

【００４８】請求項４記載の発明のウェーブレット変換
装置は、第１と第２のレジスタ系列の各レジスタのビッ
ト深さ及び各変換係数出力のビット深さが、所望のＨＨ
係数のビット深さ以上の一定のビット数とされるため、
ＴＴ変換による２次元ウェーブレット変換のための任意
の水平処理又は垂直処理に共通に使用可能である。

【００４９】請求項５記載の発明のウェーブレット変換
装置は、ＴＴ変換のオーバーラップ部の計算に必要な乗
算器を半減できるため、装置の実現に必要なハードウェ
ア資源を削減できる。

【００５０】請求項６記載の発明のウェーブレット変換
装置は、ＴＴ変換のオーバーラップ部の計算に、大きな
ハードウェア資源を必要とする乗算器も除算器も用いな
いため、装置の実現に必要なハードウェア資源を削減と
高速化が可能である。

【００５１】請求項７、８又は９記載の発明のウェーブ
レット変換装置は、画像データの境界におけるミラー処
理を、外部よりデータを追加入力することなく行うこと
ができるため、ミラー処理が必要な場合でも高速処理が
可能である。また、請求項８又は９記載の発明のウェー
ブレット変換装置は、オーバーラップ部の計算に関連し
て大きなハードウェア資源を必要とする乗算器や除算器
を減らし、または排除することにより、装置の実現に必
要なハードウェア資源を削減できる。

【図面の簡単な説明】

【図１】本発明によるウェーブレット変換装置の一例を
示すブロック図である。

【図２】オーバーラップ論理演算器の一例を示すブロッ
ク図である。

【図３】オーバーラップ論理演算器の他の一例を示すブ
ロック図である。

【図４】ミラー処理が可能なオーバーラップ論理演算器
を説明するためのブロック図である。

【図５】ミラー処理が可能なオーバーラップ論理演算器
の構成の一例を示すブロック図である。

【図６】本発明によるウェーブレット変換装置の他の一
例を示すブロック図である。

【図７】本発明によるウェーブレット変換装置の別の一
例を示すブロック図である。

【図８】２次元ウェーブレット変換と係数のビット深さ
の増加を説明するための図である。

【符号の説明】

１０１，１０２加算器１０３減算器１０５オーバーラップ論理演算器１０６選択回路１０７論理演算回路１１１〜１１５レジスタ１１６，１１７，１１８レジスタ１５１，１５２減算器１５３，１５４，１５７ビットシフタ１５５，１５６加算器１６１，１６２減算器１６３，１６４ビットシフタ１６５，１６６加算器１６７，１７０ビットシフタ１６８，１６９加算器２０２，２０７減算器２０３，２０８加算器２０４，２０６ビットシフタ２０５オーバーラップ論理演算器２１１〜２１５レジスタ２１６，２１７，２１８レジスタ３０１，３０２選択器３０５オーバーラップ論理演算器

Claims

【特許請求の範囲】

【請求項１】ＴＴ変換によるウェーブレット変換のた
めの装置であって、外部より時系列に入力されたｘ(2
n)，ｘ(2n+1)の対からｓ(n)及びｄ(n)-ｐ(n)を生成する
回路と、生成されたｓ(n）を順次保持転送するための５
つ以上のレジスタからなる第１のレジスタ系列と、生成
されたｄ(n)-ｐ(n）を順次保持転送するための３つ以上
のレジスタからなる第２のレジスタ系列と、第１のレジ
スタ系列に保持されているｓ(n-2)，ｓ(n-1)，ｓ(n+
1)，ｓ(n+2)からｐ(n）を生成する回路と、生成された
ｐ(n)と第２のレジスタ系列に保持されているｄ(n)-ｐ
(n)からｄ(n)を生成する回路とを具備することを特徴と
するウェーブレット変換装置。
【請求項２】逆ＴＴ変換による逆ウェーブレット変換
のための装置であって、外部より時系列に入力されたｓ
(n）を順次保持転送するための５つ以上のレジスタから
なる第１のレジスタ系列と、外部から時系列に入力され
たｄ(n）を順次保持転送するための３つ以上のレジスタ
からなる第２のレジスタ系列と、第１のレジスタ系列に
保持されているｓ(n-2),ｓ(n-1),ｓ(n+1),ｓ(n+2)から
ｐ(n)を生成する回路と、生成されたｐ(n)、第１のレジ
スタ系列に保持されているｓ(n)、及び第２のレジスタ
系列に保持されているｄ(n)からｘ(2n),ｘ(2n+1)の対を
生成する回路とを具備することを特徴とするウェーブレ
ット変換装置。
【請求項３】ＴＴ変換によるウェーブレット変換又は
逆ＴＴ変換による逆ウェーブレット変換のための装置で
あって、外部より時系列に入力されたｘ(2n)，ｘ(2n+1)
の対からｓ(n)及びｄ(n)-ｐ(n)を生成する回路と、ウェ
ーブレット変換動作時には生成されたｓ(n）を、逆ウェ
ーブレット変換動作時には外部から時系列に入力された
ｓ(n）を、順次保持転送するための５つ以上のレジスタ
からなる第１のレジスタ系列と、ウェーブレット変換動
作時には生成されたｄ(n)-ｐ(n)を、逆ウェーブレット
変換動作時には外部から時系列に入力されたｄ(n)を、
順次保持転送するための３つ以上のレジスタからなる第
２のレジスタ系列と、第１のレジスタ系列に保持されて
いるｓ(n-2)，ｓ(n-1)，ｓ(n+1)，ｓ(n+2)からｐ(n)を
生成する回路と、生成されたｐ(n)と第２のレジスタ系
列に保持されているｄ(n)-ｐ(n)からｄ(n)を生成する回
路と、生成されたｐ(n）、第１のレジスタ系列に保持さ
れているｓ(n)、及び第２のレジスタ系列に保持されて
いるｄ(n)からｘ(2n),ｘ(2n+1）の対を生成する回路と
を具備することを特徴とするウェーブレット変換装置。
【請求項４】請求項１、２又は３記載のウェーブレッ
ト変換装置において、第１のレジスタ系列及び第２のレ
ジスタ系列の各レジスタ並びに出力されるｓ(n)，ｄ(n)
は、所望のＨＨ係数のビット深さ以上の一定のビット深
さを有することを特徴とするウェーブレット変換装置。
【請求項５】請求項１、２又は３記載のウェーブレッ
ト変換装置において、ｐ(n)を生成する回路は、第１の
レジスタ系列に保持されているｓ(n-2)から第１のレジ
スタ系列に保持されているｓ(n+2）を減算する第１の減
算器と、第１のレジスタ系列に保持されているｓ(n+1）
から第１のレジスタ系列に保持されているｓ(n-1）を減
算する第２の減算器と、第１の減算器の出力データを３
倍する第１の乗算器と、第２の減算器の出力データを２
２倍する第２の乗算器と、第１の乗算器の出力データと
第２の乗算器の出力データを加算する第１の加算器と、
第１の加算器の出力データに３２を加算する第２の加算
器と、第２の加算器の出力データを６４で除してｐ(n）
を出力する除算器とからなることを特徴とするウェーブ
レット変換装置。
【請求項６】請求項１、２又は３記載のウェーブレッ
ト変換装置において、ｐ(n)を生成する回路は、第１の
レジスタ系列に保持されているｓ(n-2)から第１のレジ
スタ系列に保持されているｓ(n+2）を減算する第１の減
算器と、第１のレジスタ系列に保持されているｓ(n+1）
から第１のレジスタ系列に保持されているｓ(n-1）を減
算する第２の減算器と、第２の減算器の出力データを１
ビット左シフトする第１のビットシフタと、第２の減算
器の出力データを４ビット左シフトする第２のビットシ
フタと、第１の減算器の出力データと第１のビットシフ
タの出力データを加算する第１の加算器と、第１の加算
器の出力データを１ビット左シフトする第３のビットシ
フタと、第３のビットシフタの出力データと第１の加算
器の出力データを加算する第２の加算器と、第２のビッ
トシフタの出力データに３２を加算する第３の加算器
と、第２の加算器の出力データと第３の加算器の出力デ
ータを加算する第４の加算器と、第４の加算器の出力デ
ータを６ビット右シフトしてｐ(n）を出力する第４のビ
ットシフタとからなることを特徴とするウェーブレット
変換装置。
【請求項７】請求項１、２又は３記載のウェーブレッ
ト変換装置において、ｐ(n）を生成する回路は、複数の
ミラー処理状態を持ち、４サンプル分の左ミラー処理状
態では、第１のレジスタ系列に保持されているｓ(n)，
ｓ(n+1)をそれぞれｓ(n-1)，ｓ(n-2)として代用し、２
サンプル分の左ミラー処理状態では、第１のレジスタ系
列に保持されているｓ(n-1)をｓ(n-2)として代用し、２
サンプル分の右ミラー処理状態では、第１のレジスタ系
列に保持されているｓ(n+1）をｓ(n+2）として代用し、
４サンプル分の右ミラー処理状態では、第１のレジスタ
系列に保持されているｓ(n)，ｓ(n-1)をそれぞれｓ(n+
1)，ｓ(n+2)として代用することを特徴とするウェーブ
レット変換装置。
【請求項８】請求項１、２又は３記載のウェーブレッ
ト変換装置において、ｐ(n）を生成する回路は、複数の
ミラー処理状態を持ち、非ミラー処理状態では第１のレ
ジスタ系列に保持されているｓ(n-2)，ｓ(n+2)，ｓ(n+
1)，ｓ(n-1)をそれぞれＡ，Ｂ，Ｃ，Ｄ出力に出力し、
４サンプル分の左ミラー処理状態では第１のレジスタ系
列に保持されているｓ(n+1)，ｓ(n+2)，ｓ(n+1)，ｓ(n)
をそれぞれＡ，Ｂ，Ｃ，Ｄ出力に出力し、２サンプル分
の左ミラー処理状態では第１のレジスタ系列に保持され
ているｓ(n-1)，ｓ(n+2)，ｓ(n+1)，ｓ(n-1)をそれぞれ
Ａ，Ｂ，Ｃ，Ｄ出力に出力し、２サンプル分の右ミラー
処理状態では第１のレジスタ系列に保持されているｓ(n
-2)，ｓ(n+1)，ｓ(n+1)，ｓ(n-1)をそれぞれＡ，Ｂ，
Ｃ，Ｄ出力に出力し、４サンプル分の右ミラー処理状態
では第１のレジスタ系列に保持されているｓ(n-2)，ｓ
(n-1)，ｓ(n)，ｓ(n-1)をそれぞれＡ，Ｂ，Ｃ，Ｄ出力
に出力する選択回路と、Ａ出力のデータからＢ出力のデ
ータを減算する第１の減算器と、Ｃ出力のデータからＤ
出力のデータを減算する第２の減算器と、第１の減算器
の出力データを３倍する第１の乗算器と、第２の減算器
の出力データを２２倍する第２の乗算器と、第１の乗算
器の出力データと第２の乗算器の出力データを加算する
第１の加算器と、第１の加算器の出力データに３２を加
算する第２の加算器と、第２の加算器の出力データを６
４で除してｐ(n）を出力する除算器とからなることを特
徴とするウェーブレット変換装置。
【請求項９】請求項１、２又は３記載のウェーブレッ
ト変換装置において、ｐ(n）を生成する回路は、複数の
ミラー処理状態を持ち、非ミラー処理状態では第１のレ
ジスタ系列に保持されているｓ(n-2)，ｓ(n+2)，ｓ(n+
1)，ｓ(n-1)をそれぞれＡ，Ｂ，Ｃ，Ｄ出力に出力し、
４サンプル分の左ミラー処理状態では第１のレジスタ系
列に保持されているｓ(n+1)，ｓ(n+2)，ｓ(n+1)，ｓ(n)
をそれぞれＡ，Ｂ，Ｃ，Ｄ出力に出力し、２サンプル分
の左ミラー処理状態では第１のレジスタ系列に保持され
ているｓ(n-1)，ｓ(n+2)，ｓ(n+1)，ｓ(n-1)をそれぞれ
Ａ，Ｂ，Ｃ，Ｄ出力に出力し、２サンプル分の右ミラー
処理状態では第１のレジスタ系列に保持されているｓ(n
-2)，ｓ(n+1)，ｓ(n+1)，ｓ(n-1)をそれぞれＡ，Ｂ，
Ｃ，Ｄ出力に出力し、４サンプル分の右ミラー処理状態
では第１のレジスタ系列に保持されているｓ(n-2)，ｓ
(n-1)，ｓ(n)，ｓ(n-1)をそれぞれＡ，Ｂ，Ｃ，Ｄ出力
に出力する選択回路と、Ａ出力のデータからＢ出力のデ
ータを減算する第１の減算器と、Ｃ出力のデータからＤ
出力のデータを減算する第２の減算器と、第２の減算器
の出力データを１ビット左シフトする第１のビットシフ
タと、第２の減算器の出力データを４ビット左シフトす
る第２のビットシフタと、第１の減算器の出力データと
第１のビットシフタの出力データを加算する第１の加算
器と、第１の加算器の出力データを１ビット左シフトす
る第３のビットシフタと、第３のビットシフタの出力デ
ータと第１の加算器の出力データを加算する第２の加算
器と、第２のビットシフタの出力データに３２を加算す
る第３の加算器と、第２の加算器の出力データと第３の
加算器の出力データを加算する第４の加算器と、第４の
加算器の出力データを６ビット右シフトしてｐ(n）を出
力する第４のビットシフタとからなることを特徴とする
ウェーブレット変換装置。