JPH039471A - 移動平均処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は移動平均処理装置に関し、特に、部品な回路
構成で高速に移動平均を求めることのできる装置の構成
に関する。

［従来の技術］ 被ｎ１定対象物の状態を監視するためには、各種センサ
が一般に用いられる。このとき、被測定対象物の状態を
正確に把握するためにはセンサの出力に含まれる雑音成
分を除去る必要がある。このようなセンサ出力等の雑音
を含む信号系列から雑音を除去し、正確な入力信号系列
を導出するために、入力信号系列に対し移動平均処理を
施すことが一般によく行なわれる。

移動平均とは、データ列（所定サンプリング周期でサン
プリングされたサンプル値系列）＋Ａｉ＋が与えられた
場合に、データＡｔに対して隣接する数項の平均値をと
る手法である。入力データ列が時間的に離散化されたサ
ンプル値系列である場合、移動平均処理を行なうことは
、低域通過型フィルタ処理を行なうことに相当する。従
来用いられてきた移動平均処理を行なう方法は大別して
２通りに分けられる。ソフトウェア処理を行なう方法と
ディジタルフィルタにより１１−ドウエア処理する方法
である。以下、両方法について説明する。

まずソフトウェア処理により移動平均を求める方法につ
いて説明する。この場合、入力データ系列はまず処理系
（コンピュータ等）の記憶装置へ格納される。たとえば
５項の移動平均を行なう場合には、 ＡＩ　−（ＡＩ−２＋　Ａｌ−１＋Ａ（＋Ａ１ヤ、＋Ａ
、ヤ、）５ ・・・　（１） なる演算が逐次実行される。この場合、処理系において
は、その記憶装置に格納された各データを順次読出して
上式（１）の演算が各データに対して実行される。この
演算は、実際には１回の演算処理で求められるのでなく
、数回の加算および１回の除算により実行されることに
なる。

ハードウェア処理方法においては、上式（１）がハード
ウェアにより処理される。第８図にディジタルフィルタ
（ＦＩＲフィルタ：有限長インパルス応答フィルタ）を
用いた５項の移動平均処理を行なう装置の構成例を示す
。

第８図を参照して、従来の移動平均処理装置は、縦続接
続された第１ないし第４の遅延素子５１ａ。

５１ｂ、５１ｃおよび５１ｄ１人カデータおよび各遅延
素子５１ａ〜５　］、　ｄの出力を予め定められた係数
で乗算する乗算器５２ａ、５２ｂ、５２ｃ。

５２ｄ、５２ｅおよび各乗算器５２ａ　〜５２ｅ出力を
加算して出力するために縦続接続された第１ないし第４
の加算器５３ａ、５３ｂ、５３ｃおよび５３ｄを含む。

第１ないし第４の遅延素子５１８〜５１ｄの各々は与え
られたデータをそれぞれ入力データの１サンプリング周
期に対応する時間遅延させた後次段の遅延素子へ伝達す
る。乗算器５２ａは入力端子５４から与えられる入力デ
ータに対し係数（１１５）を乗算して出力する。乗算器
５１ｂは第１の遅延素子５１ａ出力に係数（１１５）を
乗算して出力する。乗算器５２ｃは第２の遅延素子５１
ｂ出力を係数（１１５）で乗算して出力する。乗算器５
２ｄは第３の遅延素子５１ｃの出力に係数（１１５）を
乗算して出力する。乗算器５２ｅは第４の遅延素子５１
ｄ出力を係数（１１５）で乗算して出力する。

第１の加算器５３ａは乗算器５２ａ、５２ｂ出力を加算
する。第２の加算器５３ｂは乗算器５２Ｃ出力と加算器
５３ａ出力とを加算する。加算器５３ｃは、乗算器５２
ｄ出力と加算器５３ｂ出力とを加算する。第４の加算器
５３ｄは第５の乗算器５２ｅ出力と第３の加算器５３ｃ
出力とを加算する。加算器５３ｄから出力端子５５を介
して出力データが出力される。次に動作について簡単に
説明する。

今、入力端子５４にサンプリングデータＡｔが与えられ
た場合を考える。このとき、遅延素子５１ａ〜５１ｄか
らはそれぞれ１サンプリング周期前のデータＡ、−、、
２サンプリング周期前の入力データＡ１−２　＋　　３
サンプリング周期前の人力データＡ、−８および４サン
プリング周期前の入力データＡ、−４が出力される。乗
算器５２ａ〜５２ｅはそれぞれ与えられたデータに対し
係数（１１５）を乗算して加算器へ出力する。したがっ
て、第４の加算器５３ｄからは、 （ＡＨ＋Ａ１−１　＋Ａｌ−２＋Ａ＋−３＋Ａｌ−４）
　／　５（２） が出力され、出力端子５５より出力データ（移動平均値
）として出力される。

この上式（２）は上式（１）と異なっているように見え
るものの、出力されるデータ系列は、入力端子５４へ与
えられる入力データ系列の移動平均値系列であり、同様
の演算を行なっている。

［発明が解決しようとする課題］ 上述のソフトウェア処理を用いて移動平均処理を行なう
場合には、１回のデータの処理に対し多数回の加算演算
処理が必要となり、移動平均処理を高速で行なうことが
一般に困難である。すなわち通常、上式（１）または（
２）の演算を行なうためには、たとえばまず最初に２つ
のデータの加算を行ない、この加算結果をレジスタに格
納し、次にこのレジスタに格納された値と次のデータと
の加算が行なわれる。この加算が所定回数行なわれた後
に除算が行なわれる。ソフトウェア処理における除算は
、通常減算処理、すなわち加算処理と同様であり、ソフ
トウェア処理におけるデータ処理においては複数回の加
算演算処理が必要となり、移動平均処理を高速に行なう
ことができない。

また、この演算を行なうためには、入力データおよび出
力データを格納するための記憶装置が必要となる。

また、ディジタルフィルタを用いたハードウェアにおい
て移動平均を行なう方法においては、この演算処理は一
般的にソフトウェア処理時に比べて高速で行なうことが
可能である。しかしながら、Ｍ項の移動平均処理を実行
するためには、Ｍ個の乗算器と（Ｍ−１）個の加算器が
必要となり、装置の規模が大きくなる。また、−旦ハー
ドウェア構成を決定してしまうと、移動平均の項数など
の処理条件が一意的に決定されてしまい、これらの条件
の変更は一般的に困難である。

この発明の目的は上述のような従来の移動平均処理手法
の有する欠点を除去する改良された移動平均処理装置を
提供することである。

この発明の他の目的は小規模なハードウェア構成で高速
に移動平均処理を行なうことのできる移動平均処理装置
を提供することである。

この発明のさらに他の目的は、移動平均処理における処
理条件の変更に対しても容易に対処することのできる移
動平均処理装置を提供することである。

［課題を解決するための手段］ この発明にかかる移動平均処理装置は、入力サンプルデ
ータに対してＮサンプリング期間前のデータを出力する
遅延回路と、入力サンプルデータをその一方入力に受け
る加算器と、加算器出力の１サンプル期間前のデータを
出力する第２の遅延回路と、第１および第２の遅延回路
出力の差をとる減算器と、減算器出力を係数（Ｎ−１，
）で除算して出力する除算器とを備える。加算器の他方
入力には減算器の出力が与えられる。

［作用］ 第１の遅延回路は入力データに対しＮサンプリング期間
前のデータを出力する。加算器、第２の遅延回路および
減算器は累算器を構成する。第２の遅延回路には人力デ
ータに対し１サンプリング期間前の入力データからＮサ
ンプリング期間前のデータの和が格納される。したがっ
て、減算器からは、人力データに対し１サンプリング期
間前から（Ｎ−１）期間前の人力データの和が出力され
る。したがって除算器により係数（Ｎ−１）で除算する
ことにより（Ｎ−１）項の移動平均処理を行なうことが
可能となる。

［発明の実施例コ 第１図にこの発明の一実施例である移動平均処理装置の
構成を示す。第１図を参照して、移動平均処理装置は、
入力端子５４を介して与えられる入力データに対し６サ
ンプリング期間前のデータを出力する遅延回路５と、６
個の連続する入力データ列の総和を格納するとともに、
入力データに対し１サンプリング期間前から５サンプリ
ング期間前の°５個の連続するデータの和を出力する累
算器６と、累算器６出力を所定の係数（１１５）倍して
出力する乗算器４とを含む。乗算器４から出力端子５５
を介して移動平均値データが出力される。

遅延回路５は６段の縦続接続された遅延素子１ａ、ｌｂ
、ｌｃ、ｌｄ、ｌｅ、および１ｆを含む。

この遅延素子１ａ〜１ｆの各々は、入力端子５４を介し
て入力データが与えられる度ごとに、与えられたデータ
を次段の遅延素子へ転送するとともに、与えられたデー
タをラッチする。したがって、遅延回路５の各遅延素子
１ａ〜１ｆの各々が有する遅延時間は入力データのサン
プリング期間そのものに等しいものではなく、入力端子
５４に与えられる入力データの周期に対応する。

累算回路６は、入力端子５４を介して与えられた入力デ
ータをその一方入力に受ける加算器２と、加算器２の出
力を１サンプリング期間に対応する期間遅延させて出力
する遅延素子１ｇと、遅延素子１ｇ出力と遅延回路５出
力との減算を行なって出力する減算器３とを含む。減算
器３の出力は加算器２の他方人力へ与えられる。この遅
延素子１８〜１ｆおよび１ｇのデータの転送タイミング
は同期がとられている。次に動作について説明する。

入力端子５４には所定のサンプリング周期でサンプリン
グされたディジタルデータが伝達される。

このとき、入力データのサンプリング周期と、入力端子
５４へ与えられる入力データの印加周期とは一致しても
よく、また、一致しなくてもよい。

加算回路２へは、入力端子５４を介して入力データが順
次伝達される。この加算器２へ伝達されたデータは、加
算器２、遅延素子１ｅおよび減算器３からなる累算回路
６により、順次累積される。

今、各遅延素子１ａ〜１ｇがリセットされている場合を
想定する。このとき、ｉサイクル後に累算回路６より出
力されるデータＤ　（ｉ）は、入力データ（Ａｔ）　に
対して次のようになる。

Ｄ　　（１）−ＡＩ Ｄ　　（２）−Ａ１＋Ａ２ Ｄ　　（３）−Ａ１＋Ａ２＋Ａ３ Ｄ　（４）−Ａ１＋Ａ２＋Ａ３＋Ａ４ Ｄ　　（５）−Ａ１＋Ａ２＋Ａ３＋Ａ４＋Ａ５Ｄ　　（
ｉ）− ＡＩ−４＋　Ａｌ−３＋　ＡＨ−２＋　Ａｌ−Ｈ＋ＡＩ
たとえば、第６サイクル後における遅延素子１ｇの出力
は、 Ａ１＋Ａ２＋Ａ３＋Ａ４＋Ａ５＋Ａ６ である。

このとき、遅延回路５からは、データＡ６に対して６サ
ンプリング期間前のデータＡ１が出力される。減算器３
は、遅延素子１ｇ出力から遅延回路５出力を減算する。

したがって、減算器３出力は Ｄ　（６）−Ａ２＋Ａ３＋Ａ４＋Ａ５＋Ａ６となる。こ
のデータＤ（６）は加算器２により、入力データＡ７と
加算されて遅延素子１ｇへ伝達され、ラッチされる。す
なわち、この累算回路６には、常に５項分の入力データ
の和が累算されることになる。

この累算回路６出力（すなわち、減算器３出力）は乗算
器４へ伝達され、そこで係数（１１５）倍された後に出
力される。これにより、出力端子５５から移動平均値デ
ータが得られる。この第１図に示す構成においては、累
算器６は、互いに従属接続されてループを構成する加算
器２、遅延素子１ｇおよび減算器３のみで構成されてい
る。したがって累算回路６から出力データを導出する場
合においては、減算器３における遅延時間のみでデータ
が高速で出力されることになる。

第１図に示す乗算器（除算器）を用いて正規化を行なう
場合、この除算器（乗算器）の構成は大規模なものとな
る。この乗算器の構成を簡易化することも可能である。

高集積化に適した正規化用の乗算器の構成を第２図に示
す。

第２図を参照して、遅延回路５は、ｎ段の縦続接続され
た遅延素子１−１．　１−２．　１−（ｎ　−１）およ
び１−ｎを含む。累算回路６は第１図に示す構成と同様
である。この第２図に示す構成において、移動平均の項
数は（Ｎ−１）である。この場合、移動平均値を求める
ためには、累算器回路６出力を（Ｎ−１）で除算する必
要がある。この第２図に示す構成においては、正規化を
行なうための除算器に代えてシフタ７が設けられる。シ
フタ７は、与えられたデータをその桁をずらせて出力す
る機能を有している。すなわち、累算回路６から出力さ
れるデータは、通常複数ビットでそのデータの振幅すな
わち大きさが表示される。この複数ビットの表示の桁を
ずらすことにより、実質的に除算を行なうものである。

第３図にシフタフの具体的構成の一例を示す。

第３図においては、人力データ（すなわち、累算回路６
出力）が５ビツトのデータＤ１〜Ｄ５であり、その出力
が３ビツトのＸ１〜Ｘ３である場合のシフタの構成が一
例として示される。データ出力線Ｘ３とデータ入力線Ｄ
３．Ｄ４およびＤ５の交点にそれぞれＭＯＳ（絶縁ゲー
ト型トランジスタ）ＴＲＩ、ＴＲ４およびＴＲ７が設け
られる。

データ出力線Ｘ２とデータ入力線Ｄ２．Ｄ３およびＤ４
との交点にＭＯＳトランジスタＴＲ２，ＴＲ５およびＴ
Ｒ８が設けられる。データ出力線Ｘ１とデータ入力線Ｄ
Ｉ、Ｄ２およびＤ３との交点にＭＯＳ）ランジスタＴＲ
３，ＴＲ６およびＴＲ９が設けられる。なお、この説明
においては、入力データと入力信号線および出力データ
と出力信号線とは同一の参照符号を付して説明する。Ｍ
ＯＳトランジスタＴＲＩ、ＴＲ２およびＴＲ３のゲート
へは制御信号ＳＯが伝達される。ＭＯＳトランジスタＴ
Ｒ４，ＴＲ５およびＴＲ６のゲートへは制御信号Ｓ１が
伝達される。ＭＯＳ）ランジスタＴＲ７，ＴＲ８および
ＴＲ９のゲートへは制御信号Ｓ２が伝達される。次にこ
の第３図の示すシフタの動作について説明する。

今、入力データＤ１が最下位ビット、Ｄ５が最上位ビッ
トであり、出力データビットＸ１が最下位ビット、Ｘ３
は最上位ビットであるとする。制御信号ＳＯが“Ｈ”レ
ベルの場合、ＭＯＳトランジスタＴＲＩ、ＴＲ２および
ＴＲ３がオン状態である。したがって、この場合、入力
データＤＩ。

Ｄ２およびＤ３がそれぞれ出力データＸ１．　Ｘ２およ
びＸ３として出力される。この場合、何ら乗算／除算は
行なわれていない。

今、制御信号Ｓ１が“Ｈ°レベルの場合を考える。この
場合、トランジスタＴＲ４，ＴＲ５およびＴＲ６がオン
状態となる。そのとき、入力データＤ２．Ｄ３およびＤ
４がそれぞれ出力データＸ１、Ｘ２およびＸ３として出
力される。したがって、この場合、入力データＤ２〜Ｄ
４はそれぞれ１桁下位側ヘシフトされて出力されること
になる。

すなわち、入力データが１／２乗算されて出力されたこ
とになる。

次に、制御信号＄２が“Ｈ″レベル場合を考える。この
とき、トランジスタＴＲ７，ＴＲ８およびＴＲ９がオン
状態となる。この場合には、入力データＤ３．Ｄ４およ
びＤ５が出力データＸ１゜Ｘ２およびＸ３として出力さ
れる。したがって、この場合、入力データＤ１〜Ｄ５は
係数１／４乗算されて出力されたことになる。

この構成において、入力データが５ビツトのとき、より
正確なデータ出力を行なうには、データ出力も５ビツト
表示とすればよい。

この第３図に示すシフタ構成の場合、移動平均項数は２
のべき乗であり、その正規化係数は１゜１／２．１／４
．・・・となる。このシフタ回路７に必要とされるトラ
ンジスタの数は、第３図から明らかなように、Ｍビット
の入力データに対してＭ個必要なだけである（すなわち
、１本の制御信号線により選択されるトランジスタの数
であり、出力データもＭビット）。もちろんこの場合、
シフタにおける係数が選択可能な場合には、それに応じ
て必要とされるトランジスタの個数も増大する。

この第３図に示すシフタを用いた場合、遅延回路５に含
まれる遅延素子の数は、移動平均項数よりも１多く必要
とされるため、奇数段の遅延素子が必要とされる。この
第３図に示すシフタ構成を用いた場合、移動平均の項数
が増大しても、それに用いられるＭＯＳトランジスタの
数は入力データのビット長に等しい数だけ必要とされる
だけであり、乗算回路などの構成に比べて大幅にその占
有面積を低減することができるとともに、回路構成も大
幅に簡略化される。

上述の構成では、遅延回路５における遅延量は固定され
ており、移動平均項数を処理内容に応じて変化させるこ
とはできない。そこで、移動平均の項数を可変とする構
成を第４図に示す。

第４図を参照して、移動平均項数を可変とするために、
入力端子５４からの入力データを所定時間遅延させる第
１の遅延回路８ａおよび第２の遅延回路８ｂが設けられ
る。第１の遅延回路８ａと第２の遅延回路８ｂとは縦続
接続される。この第１および第２の遅延回路８ａ、８ｂ
の出力データのいずれか一方を選択的に通過させて累算
器６へ与えるために選択器９が設けられる。

選択器９の選択動作を制御するために、制御回路２０が
設けられる。制御回路２０は、移動平均項数指示信号φ
０に応答して選択信号φ１を選択器９へ与える。このと
き同時に、制御回路２０は、選択信号φ１に従って乗算
器４へ乗算（除算）係数αを出力する。係数αはたとえ
ばＲＯＭ　（り一ドオンリメモリ）に格納されており、
この選択指示信号φ０に応じてこのＲＯＭから読出され
て乗算器４へ与えられる。

乗算器４は、制御回路２０からの係数αを累算器６から
の出力に乗算して移動平均値を出力する。

したがって、この第４図に示す構成によ、れば、入力デ
ータの遅延量を可変とすることができ、かつ応じて乗算
器における係数も可変とすることができる。これにより
、移動平均項数を可変とすることができ、柔軟性の高い
移動平均処理装置を得ることができる。

上述の制御回路２０の構成では、外部から与えられる指
示信号φ０に応答して平均項数を変化させている。これ
に代えて、選択器９の選択動作の制御をソフトウェアに
より行なうことも可能である。すなわち乗算器４から出
力される移動平均値を監視し、監視結果に応じて選択器
９の選択動作を制御する構成である。この場合の制御回
路２０の動作フローを第５図に示す。以下に第５図を参
照して制御回路２０の制御動作について説明する。

まず、選択器９へ選択信号が与えられ、人力データに対
する遅延量の設定が行なわれる（ステップＳｌ）。この
設定された遅延量に従って移動平均処理が行なわれる（
ステップＳ２）。この移動平均処理に従って、出力され
た移動平均値情報を監視し、この監視結果に基づいて遅
延量を変更する必要があるか否かの判別が行なわれる（
ステップＳ３）。このときの判別基準としては、たとえ
ば、出力された移動平均値系列に含まれる高周波成分（
雑音成分）の有無が用いられる。高周波成分が多く含ま
れている場合には、移動平均項数が少なく雑音が多いと
判定され、移動平均項数が多くされ、高周波成分が含ま
れないが少ない場合には、この設定された遅延量がその
まま保持される。

このステップＳ３において遅延量を変更する必要がある
と判断された場合には、選択器９へ選択信号が与えられ
、遅延量の変更が行なわれる。この遅延量（移動平均項
数）の変更は、選択器９における選択入力の切換と乗算
器に対する係数の切換とにより行なわれる。（ステップ
Ｓ４）。この変更された遅延量に従って引き続き移動平
均処理が行なわれる（ステップＳ５）。このとき、ステ
ップＳ３において遅延量の変更の必要がないと判定され
た場合には、ステップＳ５ヘジヤンプし、引き続き移動
平均処理が行なわれる。

このように遅延量および乗算係数の切換をソフトウェア
制御により行なうことにより、柔軟な処理条件の変更が
可能となり、かつさらに入力データの性質に応じて処理
条件を変更することができ、適応的な処理を実行するこ
とが可能となる。

なお、この構成においては、乗算器として第３図に示す
シフタを用いた場合、単に選択信号Ｓｉを切換えるだけ
で、除算係数を切換えることができ、簡易な回路構成で
容易に移動平均の項数を切換えることができる。なお、
第４図に示す構成において、入力データに対する遅延量
を可変とするために第１および第２の遅延回路８ａ、８
ｂが設けられており、この遅延回路８ａ、８ｂ出力のい
ずれかが選択器９により選択される構成となっている。

しかしながら、この構成は、単なる一例であり、より多
くの段数の遅延回路を縦続接続し、このいずれかの遅延
回路出力を選択器９により選択する構成にまで拡張する
ことが可能であることは言うまでもない。

上述の移動平均処理装置を用いてデータ処理システムを
構築した場合の構成例を第６図に示す。

第６図を参照して、データ処理システムは、移動平均処
理回路１３からの移動平均値に対して所望の処理を行な
う処理装置１４を含む。処理装置１４は、外部とのデー
タの授受を行なうためのインターフェイス６１と、所望
のデータを格納するメモリ１５と、移動平均処理回路１
３とメモリ１５との間のデータの直接転送を制御するＤ
ＭＡ（ダイレクト中メモリ・アクセス）コントローラ６
２と、各種処理演算を行なうための中央演算処理装置（
ＣＰＵ）６３とを含む。

移動平均処理回路１３は、たとえば第１図、第２図およ
び第４図に示すような構成を有している。

この移動平均処理回路１３ヘサンプリングデ一タ系列を
与えるために、所定の信号源１１からのアナログ信号を
ディジタル信号に変換して所望のサンプル値データ系列
を出力するアナログ／ディジタル（Ａ／Ｄ）変換器１２
が設けられる。次に動作について簡単に説明する。

信号源１１から導出されたアナログ信号がＡ／Ｄ変換器
１２で離散化され、サンプル値データ系列として移動平
均処理回路１３へ与えられる。移動平均処理回路１３は
与えられたサンプル値データ系列に対し移動平均処理を
施した後処理装置１４へ送出する。処理装置１４はＤＭ
Ａコントローラ６２の制御のもとに、移動平均処理回路
１３からの移動平均値データをインターフェイス６１を
介してメモリ１５へ書込む。このデータ転送をＤＭＡ　
（ダイレクト・メモリ・アクセス）転送により行なうこ
とにより、処理装置１４内部におけるＣＰＵ６３の演算
処理と並列に、信号源１１からのデータを移動平均処理
した結果を処理装置１４内部の記憶装置１５へ送出する
ことができる。処理装置１４はこの送出された移動平均
値に対しＣＰＵ６３により所望のデータ処理が施される
。

上述の第６図に示す構成においては、移動平均処理回路
１３の処理速度と、Ａ／Ｄ変換器１２のＡ／Ｄ変換動作
すなわちサンプリング周期との一致がとれない場合が考
えられる。すなわち、Ａ／Ｄ変換器１２のサンプリング
周期が移動平均処理回路１３および／または処理装置１
４の処理速度よりも速い場合が考えられる。この場合、
第７図に示すように、Ａ／Ｄ変換器１２と移動平均処理
回路１３との間にバッファメモリ１６を挿入する。

これにより、移動平均処理回路１３および／または処理
装置１４の処理速度に合わせてＡ／Ｄ変換器１２からの
出力を順次送出することができる。

バッファメモリ１６の構成としては、たとえばＦＩＦＯ
（先入れ先出し）メモリ、レジスタ、通常のダイナミッ
ク・ランダム・メモリ・アクセスメモリなどを用いるこ
とができる。信号源１１から導出される入力信号の有効
な周波数帯域が広い場合には、Ａ／Ｄ変換器１２のサン
プリング周波数を高くし、すなわちサンプリング周期を
短くする必要がある。この場合、特に、処理装置１４の
サイクル時間（成る１つのデータに対し所望の処理を行
なうのに必要とされる時間）が長い場合には、第７図に
示すように、−旦高速動作可能な中間記憶装置（バッフ
ァメモリ）１６にサンプル値データ系列を順次格納し、
処理装置１４の動作速度に合わせてバッファメモリ１６
から移動平均処理回路１３へデータを送出することによ
り効率的にデータ処理を行なうことが可能となる。

なお第７図に示す構成においては、バッファメモリ１６
がＡ／Ｄ変換器１２と移動平均処理回路１３との間に挿
入されている。しかしながら、移動平均処理回路１３が
、処理装置１４の動作速度よりもより高速で移動平均処
理を行なうことが可能な場合には、バッファメモリ１６
を移動平均処理回路１３と処理装置１４との間に挿入し
てもよい。この場合、たとえば移動平均処理回路１３の
出力がたとえば通信回線を介して中央に設けられた処理
装置１４へ送出されるような場合、通信回線のデータ伝
送速度は通常低速であるため、この移動平均処理回路１
３と通信回線用インターフェイスとの間にバッファメモ
リを配設することにより、より効率的なデータ伝送およ
びデータ処理を行なうことが可能となる。

［発明の効果］ 以上のように、この発明によれば、入力サンプルデータ
に対しＭサンプル期間前の人力データを出力する第１の
遅延回路と、この第１の遅延回路出力と入力データとか
ら（Ｍ−１）項の入力データの総和を格納する累算器と
、この累算器出力を（Ｍ−１）で除算することにより移
動平均値を出力する除算器とから移動平均処理回路を構
成したので、小規模なハードウェア構成で高速かつ効率
的な移動平均処理を行なうことが可能となる。

また特に、累算器は、入力データを一方入力における加
算器と、加算器出力を１サンプル期間遅延させる第２の
遅延回路と、第１および第２の遅延回路出力の差をとっ
て正規化用の除算器へ与えるとともに加算器の他方人力
へ与える減算器とから構成したので、簡易な構成でより
高速に移動平均処理を行なうことが可能となる。

さらに、第１の遅延回路を複数段縦続接続し、このうち
の１つの遅延回路出力のみを選択して順算器へ与える構
成とすることにより、処理条件の変更に対しても柔軟な
対応が可能となり、かつこの選択の制御および係数の選
択をソフトウェアを用いて制御することも可能となり、
より柔軟に処理条件に対する変更に対する対応も可能と
なる。

また、上述のような移動平均処理装置を用いて、ＤＭＡ
転送または高速な中間記憶装置を用いることにより、所
望の移動平均値データに対し所望の処理を行なう処理系
に対する動作速度に対応して移動平均値データを送出す
ることが可能となり、効率の良いデータ処理システムの
構築が可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例である移動平均処理装置の
構成を示す図である。第２図はこの発明の他の実施例で
ある移動平均処理装置の構成を示す図である。第３図は
第２図に示されるシフタの構成の一例を示す図である。 第４図はこの発明のさらに他の実施例である移動平均処
理装置の構成を示す図である。第５図は第４図に示す選
択器および乗算係数の選択動作をソフトウェア制御によ
り行なう際の制御回路の動作を示すフロー図である。第
６図はこの発明による移動平均処理装置を用いてデータ
処理システムを構築する際の構成の一例を示す図である
。第７図はこの発明による移動平均処理装置を用いてデ
ータ処理システムを構築した場合の他の構成例を示す図
である。第８図は従来の移動平均処理装置の構成例を示
す図である。 図において、ｌａ、ｌｂ、ｌｃ、ｌｄ、ｌｅ。 Ｉｆ、　　Ｉｇ、　　１−１〜１−ｎは第１の遅延回路
を構成する遅延素子、１ｇは累算器を構成する遅延素子
、２は加算器、３は減算器、５は正規化用除算器、５は
第１の遅延回路、６は累算器、７は正規化用シフタ、８
ａ、８ｂは遅延回路、９は遅延回路出力を選択するため
の選択器、２０は選択器９および乗数係数の選択動作を
制御するための制御回路、５４は入力データを受ける端
子、５５はデータ出力端子である。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 所定のサンプリング周期でサンプリングされたデータか
   らなるデータ列の移動平均を求める装置であって、 前記データ列を直列に受けて各データをＮサンプル周期
   に対応する時間遅延させて出力する第１の遅延手段、 前記データ列の各データを直列にその一方入力に受ける
   加算手段、 前記加算手段出力を１サンプル周期に対応する時間遅延
   させて出力する第２の遅延手段、前記第２の遅延手段出
   力と前記第１の遅延手段出力との減算を行なう手段、お
   よび 前記減算手段出力を係数（Ｎ−１）で除算する手段を備
   え、 前記加算手段はその他方入力に前記減算手段出力を受け
   、前記一方入力に与えられたデータと前記減算手段出力
   とを加算して出力する、移動平均処理装置。