JPH0256847B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、エイリアシングの影響を受けずに
時系列データの抽出を行うフイルタリングデイジ
タルサンプル装置に関するものである。

〔従来技術とその問題点〕

近年、デイジタル計算機とその利用技術の発達
に伴い、例えば航空機等の制御，スペクトルアナ
ライザ等の解析，デイジタルデータレコーダ等の
記録に際しては、元来時間的に連続したデータで
さえ離散化し、さらにデイジタル処理を行つたう
えでデータを記録した方が有利な場合な場合が多
い。

ところが、時系列データのサンプル、すなわち
離散化およびデータ抽出に伴う問題で扱いにくい
ものにエイリアシングと呼ばれる高周波成分の低
周波への、また、低周波成分の高周波への折り返
し現象がある。これによつてサンプリング周波数
の半分より高い周波数の雑音成分が低周波の信号
成分に重畳してしまい、制御，解析，記録に悪影
響を及ぼすことが多い。

このエイリアシングの対策として、通常、連続
データをアナログロ−パスフイルタを通過させて
から離散化，量子化を行つてデイジタルデータを
作成している。しかしながら、この場合にはＳ／
Ｎ比を向上させる目的でアナログロ−パスフイル
タのカツトオフ周波数は必要なアナログ信号の上
限周波数にほぼ等しい値が選ばれ、また、サンプ
リング周波数はカツトオフ周波数のほぼ２倍の値
が選ばれるため、下記(1)〜(3)の欠点がある。

(1) アナログロ−パスフイルタによる位相遅れの
影響により信号成分に歪を生じ易い。

(2) サンプリング周波数を変更する場合には、ア
ナログロ−パスフイルタのカツトオフ周波数も
同時に変更しなければならないため、アナログ
ロ−パスフイルタをプログラマブルにする必要
があり、そのためにフイルタの価格が非常に高
くなる。

(3) アナログフイルタの特性は構成部品のバラツ
キ等により固体差が避けられないため、多チヤ
ンネルデータ処理を行う場合にはチヤンネル間
誤差が生じてしまう。

一方、デイジタルフイルタとして使用される
FIRフイルタ等にも下記(4)〜(5)の問題がある。

(4) デイジタル演算、特に乗算が非常に多くなる
ために高速演算処理能力が必要となる。

(5) フイルタ特性を左右するデイジタル演算中の
桁落ちを除くため、桁数を多くとらなければな
らず、演算処理が長くなりリアルタイム処理が
困難になる。

〔発明の概要〕

この発明は、上記の点にかんがみなされたもの
で、量子化された離散時系列データに対し二項係
数を重みとする移動平均処理を行い、さらに入力
データに対して２分の１の割合でデータ抽出を行
うことを基本とする基本処理を近要回数繰り返
し、全体としてエイリアシングを避けながら2〓
（ι＝１，２，…）のサンプル比でデータ点数を
目的とする数まで減らすフイルタリングデイジタ
ルサンプル装置を提供するものである。

〔実施例〕

第１図はこの発明の一実施例を示すサンプリン
グ演算処理模式図であり、第１図ａは時系列連続
信号ｆ（ｔ）をサンプリングしＡ／Ｄ変換して得
られる離散信号ｆ(1)，ｆ(2)，ｆ(3)，……，ｆ（ｎ）
（以下、一般的に離散信号を表わすときはｆ(i)を
用いる。：ｉは順番）を示しており、これらは連
続信号ｆ（ｔ）をｔ＝t₁，（t₁＋ΔT），（t₁＋2ΔT）
，
（t₁＋3ΔT），……，（t₁＋nΔT）で離散化した時
の信号、すなわちｔ＝t₁からスタートしΔTの周
期でサンプリングした信号である。第１図ｂ，
ｃ，ｄは離散信号ｆ(i)の影響範囲とサンプリング
演算処理を示している。

ブロツクＩは離散信号ｆ(1)，ｆ(2)，ｆ(3)に重み
１／４，1/2，1/4をそれぞれ加えてサンプル信号F₁₁
を得る。すなわち、各サンプル信号F₁₁，F₁₂，…
…（以下、一般的にサンプル信号を表わすときは
F〓_iを用いる。：ιは段数、ｉは順番） F₁₁＝ｆ(1)／４＋2f(2)／４＋ｆ(3)／４ ＝１／４（ ₂C₀f(1)＋ ₂C₁f(2)＋ ₂C₂f(3)） …(1) F₁₂＝ｆ(3)／４＋2f(4)／４＋ｆ(5)／４ ＝１／４（ ₂C₀f(3)＋ ₂C₁f(4)＋ ₂C₂f(5)） …(2) の関係が成立する。ここに、_oC_rは二項係数ｎ！／
ｎ（ｎ−ｒ）！ｒ！である。また、離散信号ｆ(i)
の、サンプリング間隔はΔTであるのに対し、サ
ンプル信号F〓_iのサンプリング間隔は2ΔTである
るため、サンプリング比は１／２となつている。
このように各段におけるサンプリング演算処理
は、入力データ（ｎ＋１）点を二項係数_oC₀，_oC₁，
……_oC_r，……，_oC_oの割り合いの重みで加重平均
して各サンプル信号F_1iを求める（以下、移動平
均処理という。）ことと、このとき各サンプル信
号〓_iのサンプリング比は１／２となることに特徴
がある。特に、第１図に示すブロツクの処理で
は、ｎ＝２の場合であり、出力の値を正規化する
ために1/4が乗ぜられている。

ブロツクは第２段目におけるサンプリング演
算処理を示しており、ブロツクに対比させる
と、入力を離散信号ｆ(1)，ｆ(2)，ｆ(3)から１段目
のサンプル信号F₁₁，F₁₂，F₁₃に置きかえ、サン
プル信号F₁₁をF₂₁に置きかえ、時間のスケールを
２倍としたものになつている。つまり、サンプリ
ング演算処理構造はブロツクと全く同一であ
る。このため、全体の回路構成はサンプリングの
段数に無関係になり、上記加重平均と１／２のサ
ンプリング比よりなる基本処理回路を繰り返す構
成でよいことがわかる。

第１段目の入力である離散信号ｆ(1)，ｆ(2)，…
と第２段目の出力であるサンプル信号F_2iとの関
係は、 F₂₁＝１／16（ｆ(1)＋2f(2)＋3f(3)＋4f(4) ＋3f(5)＋2f(6)＋ｆ(7)） …(3) F₂₂＝１／16（ｆ(5)＋2f(6)＋3f(7)＋4f(8) ＋3f(9)＋2f(10)＋ｆ(11)） …(4) と展開されるから、デイジタルフイルタの周波数
特性は、下記第(5)式で示される。

Ｙ＝１／16（e^-j〓⁶〓^T＋2e^-j〓⁵〓^T＋……＋ 2e^-j〓〓^T＋１） ＝e^-j〓³〓^T／16・（e^-j〓⁴〓^T＋e^j〓⁴〓^T−２）／（
e^j〓〓^T＋e^-j〓〓^T−２） ＝e^-j〓³〓^T／16・sin²（ω2ΔT）／sin²（ωΔT／２
）…(5) 上記第(5)式で表わされるものにサンプリングに
よるエイリアシングの効果を考慮したものとな
る。一般形で示せばι段処理による周波数特性
は、 Ｙ＝e^-j〓ⁿ⁽²〓^-1-1/2)〓^T・｛sin（ω2〓^-1ΔT）／ 2〓sin（ωΔT／２）｝ⁿ …(6) 上記第(6)式で表わされるものに2〓ΔTで再サン
プリングすることを考慮したものとなる。これら
から、位相特性は完全に直線で出力データのサン
プリング間隔に見合う無駄時間であること、ま
た、再サンプリングにより高周波成分が低周波成
分に重畳してしまうエイリアシング効果による雑
音がω＝０近傍で理想的に小さいことがわかる。

次に第２図，第３図でこの発明の構成および動
作について説明する。

第２図はこの発明の一実施例を示す構成ブロツ
ク図であり、M₁は上記離散信号ｆ(i)の奇数番目
を格納するメモリ、M₂は上記離散信号ｆ(i)の偶
数番目を格納するメモリ、FA₁は前記メモリM₁
およびメモリM₂に格納された両離散信号ｆ(i)の
演算をするフルアダー、FA₂は前記フルアダー
FA₁の出力と離散信号ｆ(i)との演算をするフルア
ダー、M₃は前記フルアダーFA₂の出力を格納す
るメモリ、C₁は前記メモリM₁，M₂，M₃に対し
てクロツク信号を送出するクロツクコントロー
ラ、Ｘは前記クロツコントローラC₁に入力され
るクロツク入力信号、１〜４，1′〜4′は前記クロ
ツクコントローラC₁が送出するクロツク信号で
ある。なお、制御回路の図示は省略してあり、ま
た、図中の点線部分は１段目の基本処理回路１
１、一点鎖線部分は２段目の基本処理回路１２を
それぞれ示し、２段目以降も１段目の基本処理回
路１１と同一の回路構成であるが図示は省略され
ている。以下、第３図のタイミングチヤートを参
照しながら第２図の実施例の動作について説明す
る。

基本処理回路１１において、離散信号ｆ(i)がフ
ルアダーFA₂、メモリM₁，M₂に、クロツク入力
信号ＸがクロツクコントローラC₁にそれぞれ入
力されると、まず、クロツクコントローラC₁は
クロツク入力信号Ｘを1/2に分周した後、遅延時
間処理を行い、クロツク信号３，２，１をそれぞ
れ作成し、クロツク信号３はフルアダーFA₂の出
力をメモリM₃にストアさせ、クロツク信号２は
入力された離散信号ｆ(i)のちｆ(1)，ｆ(3)，ｆ(5)，
……のように奇数番目の離散信号ｆ(i)（ｉ＝１，
３，……，ｎ）をメモリM₁にストアさせ、クロ
ツク信号１は離散信号ｆ(i)のうちｆ(2)，ｆ(4)，ｆ
(6)，……のように偶数番目の離散信号をメモリ
M₂にストアさせるように設定された信号である。
したがつて、メモリM₁の出力はｆ(1)，ｆ(3)，ｆ
(5)，……、メモリM₂の出力はｆ(2)，ｆ(4)，ｆ(6)，
……、のように順次変化する。ここで、メモリ
M₁の出力は直接フルアダーFA₁の入力端子に接
続されるのに対し、メモリM₂の出力は上記二項
係数分を考慮し、メモリM₂の出力を全体的に高
位桁に１ビツトシフトさせる動作によつて２倍し
たものをフルアダーFA₁のもう一つの入力端子に
接続させる。したがつて、メモリM₂の出力を２
倍させるためには乗算器を使用することなく配線
接続方法を変更することで可能である。このよう
に２倍されたメモリM₂の出力とメモリM₁の出力
からフルアダーFA₁の出力は（ｆ(1)＋2f(2)，（ｆ
(3)＋2f(4)），（ｆ(5)＋2f(6)），……のように順次変
化する。

一方、フルアダーFA₂の出力はフルアダーFA₁
の出力と入力された離散信号ｆ(i)との和となるた
め、（ｆ(1)＋2f(2)＋ｆ(3)），（ｆ(3)＋2f(4)＋ｆ(5)
），
（ｆ(5)＋2f(6)＋ｆ(7)），……のように順次変化す
る。このフルアダーFA₂の出力をそれぞれ1/4倍
すると上記第(1)式および第(2)式のサンプル信号
F₁₁，F₁₂，……に一致する。

このため、フルアダーFA₂の出力を２ビツト分
全体的に低位桁にシフトさせる動作により1/4倍
したものをメモリM₃に入力する。この結果、メ
モリM₃の出力は上記第(1)式および第(2)式で得ら
れたF₁₁，F₁₂，F₁₃，……と同一のサンプル信号
が得られる。この移動平均処理を入力される離散
信号ｆ(i)（ｉ＝１，……，ｎ）に対して行い、サ
ンプル信号F₁₁，F₁₂，F₁₃，……，F_1oを順次求
め、これを次段の基本処理回路１２の入力信号と
して、クロツク信号３よりわずかに遅延されたク
ロツク信号４とともに第２段目の基本処理回路１
２に入力される。

次に第２段目の基本処理回路１２の動作につい
て説明する。

サンプル信号F₁₁，F₁₂，……，F_1oがフルアダ
ーFA₂，メモリM₁，M₂に、クロツク信号４がク
ロツクコントローラC₁に基本処理回路１１のク
ロツクコントローラC₁から入力されると、クロ
ツクコントローラC₁はクロツク信号４を1/2に分
周した後、遅延時間処理し、クロツク信号３′，
２′，１′を作成する。クロツク信号３′はフルア
ダーFA₂の出力をメモリM₃にストアさせ、クロ
ツク信号２′は入力されたサンプル信号F₁₁，F₁₂，
…，F_1oのうちF₁₁，F₁₃，F₁₅，……のように奇数
番目のサンプル信号をメモリM₁にストアさせ、
クロツク信号１′はF₁₂，F₁₄，F₁₆，…のように偶
数番目のサンプル信号をメモリM₂にストアさせ
るように設定された信号である。したがつて、メ
モリM₁の出力はF₁₁，F₁₃，F₁₅，…またメモリ
M₂の出力はF₁₂，F₁₄，F₁₆，…のように順次変化
する。上述のように、ここでメモリM₁の出力は
直接フルアダーFA₁の入力端子に接続されるのに
対し、メモリM₂の出力は上記二項係数分を考慮
し、メモリM₂の出力を全体的に高位桁に１ビツ
トシフトさせる動作によつて２倍したものをフル
アダーFA₁のもう一つの入力端子に接続されてい
る。このため、フルアダーFA₁の出力は（R₁₁＋
2F₁₂），（F₁₃＋2F₁₄），（F₁₅＋2F₁₆），…のように
順次変化する。一方、フルアダーFA₂の出力はフ
ルアダーFA₁の出力と入力されたサンプル信号と
の和であるから（F₁₁＋2F₁₂＋F₁₃），（F₁₃＋2F₁₄
＋F₁₅），（F₁₅＋2F₁₆＋F₁₇），…のように順次変化
する。このフルアダーFA₂の出力をそれぞれ1/4
倍すると上記第(3)式および第(4)式でのF₂₁，F₂₂，
…に一致する。このため、フルアダーFA₂の出力
を２ビツト分全体的に低位桁にシフトさせる動作
により1/4倍したものをメモリM₃に入力する。こ
の結果、メモリM₃の出力は上記第(3)式および第
(4)式で求めたF₂₁，F₂₂，…と同一のサンプル信号
が得られる。このサンプル信号F₂₁〜F_2oが次段の
基本処理回路（図示せず）の入力となる。このよ
うに、第１段目と第２段目基本処理回路１１，１
２の構成を同一にして、二項係数分の移動平均処
理を行い、第２段目は第１段目に対して半分の割
合でサンプル信号を抽出している。第３段目以降
も同様に第１段目，第２段目の基本処理回路１
１，１２と同一の回路を構成すればι段の基本処
理回路が成立し、高段になるにしたがいサンプル
信号が順次半分の割合で抽出され、エイリアシン
グの影響を受けずにフイルタリングデイジタルサ
ンプリングが実行できる。

第４図，第５図はこの発明の他の実施例を示す
もので、二項係数の数が４および５の場合のサン
プリング演算処理模式図である。以下、第４図か
ら説明する。

第４図において、ｆ(1)〜ｆ(10)は離散信号、
F₁₁′，F₁₂′，…，F₁₄′は第１段目のサンプル信号、
F₂₁′は第２段目のサンプル信号であり、サンプル
信号₁₁′，サンプル信号F₂₁′は、 F₁₁′＝１／2³（ｆ(1)＋3f(2)＋3f(2)＋3f(3)＋ｆ(4)
） …(7) F₂₁′＝１／2³（F₁₁′＋3F₁₂′＋3F₁₃′＋F₁₄′）…(
8) となる。

第５図において、ｆ(1)〜ｆ（13）は離散信号、
F₁₁″，F₁₂″，…，F_1o″は第１段目のサンプル信
号、F₂₁″は第２段目のサンプル信号である。サン
プル信号F₁₁″，サンプル信号F₂₁″は、 F₂₁″＝１／2⁴（ｆ(1)＋4f(2)＋6f(3)＋4f(4)＋ｆ(5)
） …(9) F₂₁″＝１／2⁴（F₁₁″＋4F₁₂″ ＋6F₁₃″＋4F₁₄″＋F₁₅″） …(10) となる。

第４図および第５図において、いずれもブロツ
クとブロツクとは離散信号ｆ(1)，ｆ(2)，ｆ
(3)，…，ｆ（ｎ）が第４図ではサンプル信号F₁₁′，
F₁₂′，F₁₃′，…，F_1o′に、第５図ではサンプル信
号F₁₁″，F₁₂″，F₁₃″，…，F_1o″にならるだけで演
算処理形態は全く同一で、同一の基本処理回路で
構成できることを示しており、具体的には第２図
におけるメモリおよびフルアダーが二項係数の倍
数ｎに応じて増加するだけで実現できることは言
うまでもない。また、上記第(1)，(2)，(7)，(8)式、
および第(9)，(10)式をみると、重み係数が第１図に
示したように入力データ数が３個のときは、“１，
２，１”、第４図に示したように入力データ数が
４個のときは“１，３，３，１”、第５図に示し
たように入力データ数が５個のときは“１，４，
６，４，１”となつている。つまり、二項係数を
重みとしている。また、第１図，第４図および第
５図で示したように、基本的なブロツクの回路
を多数のデータに接続させるだけでι段に構成で
きるため、この段階を変更するだけでフイルタデ
イジタルサンプル装置のカツトオフ周波数は1/2〓
に容易に変更できる。このため、ι段に接続され
た回路と段数セレクタ回路とを有するLSIを使用
すれば自由にカツトオフ周波数をデイジタル的に
選択することができ、固体差が全く生じないフイ
ルタリングデイジタルサンプル装置が実現でき
る。

なお、上記の説明では第２図に示すように基本
処理回路１１に対し、他の基本処理回路が、例え
ば１２，……というように所要段差数接続される
ようにしたが、この他制御手段により１個の基本
処理回路１１を用いて、その出力であるサンプル
信号F₁₁，F₁₂，…を入力として再び基本処理回路
１１に加えて同様の処理を繰り返し行わせ、必要
とするサンプリング周期になつたところで停止さ
せるようにすることもできる。そして、制御手段
としては第２図では特に図示していないが、基本
処理回路１１の出力のサンプリング信号系列のサ
ンプリング周期を測定し、それがあらかじめ設定
したサンプリング周期に達するまで繰り返し出力
を基本処理回路１１の入力として加えるものであ
ればよい。これはマイクロコンピユータを用いる
こともできる。

〔発明の効果〕

以上詳細に説明したように、この発明は等間隔
のサンプリング周期でデイジタル化された入力と
なる離散信号系列に対して二項係数を重みとする
移動平均処理を施す手段と、出力となるサンプル
信号系列のサンプリング周期を離散信号系列のサ
ンプリング周期を２倍とするサンプル処理を施す
手段とで基本処理回路を構成し、この基本処理回
路を所要段数前段の出力が後段の入力となるよう
に構成するか、また制御手段により１個の基本処
理回路の出力を再び入力として加えるかして、同
様の処理を所要のサンプリング周期になるまで複
数の所要回数カスケードに繰り返えさせるように
したものであるから、直線位相特性とすることが
でき、またカツトオフ周波数をデイジタル的に変
化できるもので構成部品による固体差が全く生じ
ない。さらに、カツトオフ周波数の使用範囲が非
常に広くなり、その上、容易にLSI化できるため
全体を小型化できる等の幾多の利点を有する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すサンプリン
グ演算処理模式図、第２図はこの発明の一実施例
を示す構成ブロツク図、第３図は抽出信号のタイ
ミングチヤート、第４図，第５図はこの発明の他
の実施例をそれぞれ示すサンプリング演算処理模
式図である。 図中、M₁，M₂，M₃はメモリ、FA₁，FA₂はフ
ルアダー、C₁はクロツクコントローラ、Ｘはク
ロツク入力信号、ｆ(i)は離散信号、１〜４，1′〜
4′はクロツク信号、１１，１２は基本処理回路で
ある。

Claims (1)

【特許請求の範囲】
1. １ 等間隔のサンプリング周期でデイジタル化さ
   れた入力となる離散信号系列に対し二項係数を重
   みとする移動平均処理を施す手段と、出力となる
   サンプル信号系列のサンプリング周期を前記入力
   となる離散信号系列のサンプリング周期の２倍と
   するサンプル処理を施す手段とで基本処理回路を
   構成し、さらに前記出力のサンプル信号系列を再
   び前記基本処理回路の入力として加えるか、また
   は前記基本処理回路を前段の出力が後段の入力と
   なるように所要段数接続して前記基本処理回路が
   行う処理を複数の所要回数カスケードに繰り返さ
   せる制御手段を具備せしめたことを特徴とするフ
   イルタリングデイジタルサンプル装置。