JPH0828646B2

JPH0828646B2 - ディジタルフィルタ

Info

Publication number: JPH0828646B2
Application number: JP16944289A
Authority: JP
Inventors: 雅之田口
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-06-29
Filing date: 1989-06-29
Publication date: 1996-03-21
Anticipated expiration: 2011-03-21
Also published as: JPH0334615A; CA2020264C; CA2020264A1

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はディジタルフィルタに関し、特に乗算回路に
メモリを用い、ディジタル信号処理の分野において中心
的役割をはたすディジタルフィルタに関する。

〔従来の技術〕

従来、この種のディジタルフィルタには、たとえば、
アイイーイーイートランザクションズオンアコー
スティックス，スピーチアンドシグナルプロセッ
シング（IEEE Transactions on Acoustics,Speech and
Signal Processing），第ASSP−22巻，第６号,456−462
頁、1974年12月に“アニュウハードウェアリアラ
イゼィションオブディジタルフィルタ（A New Ha
rdware Realization of Digital Filters）”の題名で
記載されているように、メモリ、特にROMを一種のルッ
クアップテーブルとして、係数と入力データとの部分積
を発生させる手段として用い、各部分積を累積加算する
ことにより乗算を実現する方式のものがある。

第10図は上記方式による２次巡回型のディジタルフィ
ルタの一例を示す原理的な機能ブロック図であり、第11
図にそのハードウェアのブロック図を示す。

第10において、まず入力端子から入力された入力デー
タx_nは遅延・レジスタ回路12,13によりx_n-1,x_n-2に変換
されてラッチされ、乗算回路30_Bの乗算器321,322,323に
よりそれぞれ係数a₀,a₁,a₂が掛けられ加算回路40_Bで加
算される。

出力端子に現われる出力データy_nは、遅延・レジスタ
回路14,15によりy_n-1,y_n-2に変換されてラッチされ、乗
算回路30_Bの乗算器324,325によりそれぞれ係数−b₁,−b
₂が掛けられ同じ加算回路40_Bで加算される。上述の関係
を式で表わすと次のようになる。

y_n＝a₀x_n＋a₁x_n-1＋a₂x_n-2 −b₁y_n-1−b₂y_n-2 ……（１）対象となるすべてのデータは±１の範囲内にあり、符
号を含むＢビットの固定小数点を有する２の補数で表現
されるものとすると、となる。ここで−x_k ⁰はサインビット、x_k ^jは上位よりｊ
番目のビットを表す。

この（２）式を（１）に適用することにより次式を得
る。

ここで関数ψを次の様に定義する。

ψ（x¹,x²,x³,x⁴,x⁵）＝a₀x¹＋a₁x²＋a₂x³＋b₁x⁴−b₂x⁵ ……（４）（３）式を（４）式により書き直すと、となる。関数ψは2⁵＝32個の異なる値をとり、係数a_n,b
_nが固定されていれば、ψの値は32ワードのROMに収容で
きる。しかも演算そのものは加算とシフトで構成され、
通常の乗算器を必要としない。

上述の原理にもとづいてハードウェアを構成した例が
第11図である、入出力データはすべて８ビットで表現され、ROM301か
らROM308のデータ構成も８ビットである。

入力レジスタ11,遅延・レジスタ回路12〜15にはそれ
ぞれ、x_n,x_n-1,x_n-2,y_n-1,y_n-2のデータがパラレルにコ
ードされる。

８個のROM301〜308から出力される部分積ψ^０〜ψ^７
の値は各ビットに応じたシフトをハードワイヤで構成さ
れた加算回路40_Bで加算されて出力データy_nが得られ
る。

第12図は加算回路40_Bの構成を示すもので、各ROM301
〜308の出力データは一旦レジスタ401でラッチされたあ
と、ワレスのトリー（Wallace Tree）402及びCLA（Carr
y Lookahead Adder）加算器403により高速加算され、オ
ーバーフロー制御回路404によりオーバーフローのチェ
ック，修正が行なわれて上位８ビットが出力データy_nと
して出力される。この間の演算過程を第13図に示した。

ここで注意することは、データが２の補数表示である
ため、部分積に少し手を加えてあることである。すなわ
ち部分積の符号ビットの位置を積の符号ビットに合わせ
るため、部分積の符号ビット位置より上位にはその符号
ビットの同じ値を詰め込んでいる。（◎印のビットがそ
れで拡張サインビットと呼び、こうしても部分積の値は
変わらない。）さて、第11図に戻って、入力レジスタ11,遅延・レジ
スタ回路12〜15と、ROM301〜308との間の接続について
次に説明する。

前述の（５）式を実現するため、入力レジスタ11,遅
延・レジスタ回路12〜15の出力８ビットはワイヤードロ
ジック回路35_Bによりビットごとに分割整理されて各ROM
301〜308のアドレス５ビットに振り当てられる。第14図
にその一部を図示すると共に、第１表に各ROM301〜308
のアドレスに対応するワイヤードロジック回路35_Bの各
ビットの一覧表を示す。

ここで用いられているROM301〜308は、アドレスが５
ビット，出力データが８ビットであるから１個当たり2⁵
×８＝256ビット必要となる。したがって、ディジタル
フィルタ全体としてのROMの総容量は256×８＝2048ビッ
トとなる。

〔発明が解決しようとする課題〕

上述した従来のディジタルフィルタは、乗算回路に入
力データのビット数と同一個数のメモリ（ROM）を必要
とする構成となっているので、ディジタルフィルタの係
数の個数が同じ条件では、入力データのビット数が多く
なればなるほど総メモリ容量が大きくなり、したがって
ハードウェアの規模が大きくなるという欠点があった。
たとえば演算の精度を上げるためにビット数を16ビット
とした場合、メモリ（ROM）１個当たりの容量は、前述
の８ビットの場合と同じ2⁵×８＝256ビットのメモリ（R
OM）が16個必要であり、総容量は256×16＝4048ビット
必要となる。またメモリ（ROM）の個数が増えるにとも
ない、後段にくる加算回路のハードウェア量も大きくな
らざるを得ない。

本発明はこのような欠点を除去するもので、ハードウ
ェアの規模を縮少することができるディジタルフィルタ
を提供することを目的とする。

〔課題を解決するための手段〕

本発明のディジタルフィルタは、Ｎビットの入力デー
タの各ビットと所定の係数との部分積を累積加算して出
力データとするディジタルフィルタであって、前記Ｎビ
ットの入力データをＭビットずつのＬ個のブロックに分
割してラッチする入力レジスタ、この入力レジスタから
のＮビットのデータを所定の時間遅延させてラッチする
遅延・レジスタ回路と、Ｍ個のメモリを備え、前記入力
レジスタ及び遅延・レジスタ回路からの前記Ｍビットの
各ブロックごとのデータに対しこれら各ビットに所定の
係数を乗算して出力する乗算回路と、前記各ブロックご
とに出力される前記乗算回路からのデータを順次加算し
て前記出力データとして出力する加算回路とを有してい
る。

〔実施例〕

次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の第１の実施例を示すブロック図であ
る。

この実施例は、第10図〜第14図に示された従来のディ
ジタルフィルタと同様の２次巡回型のディジタルフィル
タに適用したものである。

この実施例は、８ビットの入力データx_nの各ビットと
所定の係数との部分積を累積加算して出力データy_nとす
るディジタルフィルタであり、８ビットの入力データx_n
を４ビットずつの２つのブロックに分割してラッチする
入力レジスタ11と、この入力レジスタ11からの４ビット
のデータx_nをそれぞれ所定の時間遅延させてラッチする
遅延・レジスタ回路12,13と、出力データy_nをそれぞれ
所定の時間遅延させてラッチする遅延・レジスタ回路1
4,15と、入力レジスタ11及び遅延・レジスタ回路12〜15
からのデータx_n,x_n-1,x_n-2,y_n-1,y_n-2を４ビットづつの
各ブロックごとに選択して出力するデータセレクタ21〜
25と、４個のROM31〜34とワイヤードロジック回路35と
１の補数回路36とを備え、データセレクタ21〜25からの
４ビットの各ブロックごとのデータに対し、これら各ビ
ットに所定の係数を乗算して出力する乗算回路30と、加
算器41,42を備え、各ブロックごとに出力される乗算回
路30からのデータを順次加算して出力データy_nとして出
力する加算回路40と、制御信号V_cにより各部の動作タイ
ミング等を制御する制御部50とを有する構成となってい
る。

次に、この実施例の動作と、各部の構成について説明
する。

入力データx_nは入力レジスタ11にラッチされた後、そ
れぞれ所定の時間遅延して遅延・レジスタ回路12,13に
順次ロードされる。

一方、出力データy_nは、それぞれ所定の時間遅延して
遅延・レジスタ回路14,15にロードされる。

入力データは８ビット構成であり、この実施例ではこ
れを４ビットずつの２ブロックに分割して処理する。デ
ータセレクタ21〜25により上位４ビットと下位４ビット
の選択が制御部50で発生する制御信号V_cにより行なわれ
る。

第２図にデータセレクタ21〜25の構成の一例を示す。

データセレクタ21〜25はAND回路201〜208,OR回路210
〜213及びインバータ209で構成され、制御信号V_cが高レ
ベルの時は上位４ビットを、また低レベルのときは下位
４ビットを選択してROMアドレスとして出力する。

ワイヤードロジック回路35は先に第14図に示されたも
のと同様であり、データセレクタ21〜25の各出力をビッ
トごとに分割してROM31〜34にアドレスを供給するもの
である。これらの各ROM31〜34のアドレスと対応するワ
イヤードロジック回路35の各ビットとの関係を第２表及
び第３表に示す。

各ROM31〜34から出力された８ビットの部分積は、上
位４ビットの分は加算器41で、また下位４ビットの分は
加算器41の出力と一緒に加算器42で加算されて出力デー
タy_nを得る。ただし、ROM34の出力は第３図に示された
１の補数回路36を介して各加算器41,42に入力される。

１の補数回路36は、排多的論理和回路361〜368とAND
回路360とにより構成され、制御信号V_cが高レベルのと
き、すなわち、入力データx_nの上位ビットと係数との部
分積が出力されるときはこれを１つの補数に変換して出
力する。

制御信号V_cが低レベルのときはROM34からのデータは
そのまま伝達される。

これは先に説明した（５）式において、符号ビットの
部分積の場合のみマイナス符号が付くことによる。本来
であれば、２の補数にするべきところであり１の補数を
とったあと、LSBに１を加える操作が必要である。しか
し、１を加える操作を部分積の加算過程で行なっても結
果は同じであり、全体的に見て乗算時間の短縮がはかれ
るため、１の補数回路36を設けてある。

第４図に加算器41及び加算器42の構成を示す。

乗算時間短縮のため、加算器41ではレジスタ411でラ
ッチした各ROMからのデータをワレスのトリー412で加算
し、LSBに１を加える操作までを行う。

加算器42では加算器41での中間結果と入力データの下
位４ビットに対応する部分積とをレジスタ421でラッチ
し、ワレスのトリー422で高速加算を行い、CLA加算器42
3で最終加算結果を得る。このあとオーバーフロー制御
回路424でオーバーフローのチェックが行なわれ、８ビ
ットの出力データy_nを得る。

各部分積のシフト加算の様子を第５図（ａ），（ｂ）
に示す。

加算器41の演算過程が第５図（ａ）で、また加算器42
の演算過程が第５図（ｂ）で示される。これらを第６図
に示された動作タイミング図と関連付けて説明する。

まず、制御信号V_cが高レベルの区間Ａでは第５図
（ａ）の演算が、低レベルの区間Ｂでは第５図（ｂ）の
演算が行なわれる。

ROM31〜34へのアドレス信号には制御信号V_cにより入
力データの上位ビット，下位ビットが交互に現われる。

区間Ａでの演算結果は区間Ｂまで保持されており、RO
M31〜34の下位側の読出しが完了した時点でROM31〜34か
らのデータと一緒に加算器42のタイミングで加算され
る。

以上、２次巡回型のディジタルフィルタの例について
説明したが、本発明はこれ以外のタイプのディジタルフ
ィルタにも適用可能である。そこで次に、本発明の第２
の実施例として、第７図に示すような４次の非巡回型の
ディジタルフィルタ（トランスバーサルフィルタともい
う）について説明する。

第７図において、入力データをP_n,出力データをQ_nと
し、12_A〜15_Aは遅延・レジスタ回路、331〜335は乗算
器、40_Aは加算回路である。

第７図の原理的なブロック図にもとづいて回路構成し
た例を第８図に示す。また、第９図にこの実施例の動作
タイミング図を示す。

この実施例においては、入力データP_nは12ビットであ
り、これを３つのブロックに分割して演算するものであ
る。

データセレクタ21_A〜25_Aは、入力データ12ビットのう
ち連続した４ビットずつを取り出して31_A〜34_Aへアドレ
スとして出力する。

制御部50_Aからは第９図に示すような制御信号V_c2が出
力され、アドレス信号のA1の区間では上位４ビット、A2
の区間では中位４ビットA3の区間では下位４ビットに対
応する部分積がROM31_A〜34_Aから出力される。

部分積の加算はレジスタ44,加算器43及びレジスタ45
により構成される累積加算型の加算回路40_Aで行なわれ
る。

この実施例においても、A1の区間では１の補数回路36
においてROM34_Aの出力だけが１の補数に変換され、加算
器43のLSBに“1"が加算され、レジスタ45にラッチされ
る。A2の区間では、レジスタ44とレジスタ45にラッチさ
れたデータとが加算されて再びレジスタ45にラッチされ
る。

A3の区間でも同様に加算が行なわれ、ここではじめて
出力データQ_nとして出力される。

従来の構成であれば、入力データが12ビットであるか
らROMが12個必要であるが、本発明を適用することによ
りその1/3で済む。

以上、本発明の実施例について、係数が固定でメモリ
にROMを用いるものについて説明したが、メモリにRAMを
用いればディジタルフィルタの係数を随時変化させて最
高値を求める用途にも適用できる。

また、本実施例において説明した専用ハードウェアに
よるディジタルフィルタの他に、マイクロコンピュータ
とメモリを用いてディジタルフィルタを構成することも
できる。

〔発明の効果〕

以上説明したように本発明は、入力データＮビットを
ＭビットずつのＬ個のブロックに分割し、この分割され
たブロックごとに、各ビットと係数との部分積を求めて
加算する構成とすることにより、メモリの総容量を1/L
に小さくすることができ、ハードウェアの規模を縮少す
ることができる効果がある。また一定のメモリ容量にお
いて時分割の回数を大きくとることにより入力データの
ビット長を大きくすることができ、精度の良いディジタ
ルフィルタを限られたハードウェアで実現できるという
効果もある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図に示された実施例のデータセレクタの具体的
な構成を示す回路図、第３図は第１図に示された実施例
の１の補数回路の具体的な構成を示す回路図、第４図は
第１図に示された実施例の加算回路の具体的な構成を示
すブロック図、第５図は第１図に示された実施例の乗算
過程を示す図、第６図は第１図に示す実施例の動作タイ
ミング図、第７図は本発明の第２の実施例を示す原理的
な機能ブロック図、第８図は第７図にもとづいて回路構
成したときのブロック図、第９図は第７図及び第８図に
示されたディジタルフィルタの動作タイミング図、第10
図は従来のディジタルフィルタの一例の原理的な機能ブ
ロック図、第11図は第10図にもとづいて回路構成したと
きのブロック図、第12図は第10図に示されたディジタル
フィルタの加算回路の具体的なブロック図、第13図は第
10図及び第11図に示されたディジタルフィルタの乗算過
程を示す図、第14図は第11図に示されたディジタルフィ
ルタのワイヤードロジック回路の具体的な接続図であ
る。 11,11_A……入力レジスタ、12〜15,12_A〜15_A……遅延・
レジスタ回路、21〜25,21_A〜25_A……データセレクタ、3
0,30_A,30_B……乗算回路、31〜34,31_A〜34_A……ROM、35,
35_B……ワイヤードロジック回路、36……１の補数回
路、40,40_A,40_B……加算回路、41〜43……加算器、44,4
5……レジスタ、50,50_A……制御部、201〜208……AND回
路、209……インバータ、210〜213……OR回路、301〜30
8……ROM、321〜325,331〜335……乗算器、360……AND
回路、361〜368……排他的論理和回路、401……レジス
タ、402……ワレスのトリー、403……CLA加算器、404…
…オーバーフロー制御回路、411……レジスタ、412……
ワレスのトリー、421……レジスタ、422……ワレスのト
リー、423……CLA加算器、424……オーバーフロー制御
回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｈ 17/02 Ｈ 8842−5ＪＧ０６Ｆ 15/347 Ｍ

Claims

【特許請求の範囲】

【請求項１】Ｎビットの入力データの各ビットと所定の
係数との部分積を累積加算して出力データとするディジ
タルフィルタであって、前記Ｎビットの入力データをＭ
ビットずつのＬ個のブロックに分割してラッチする入力
レジスタと、この入力レジスタからのＮビットのデータ
を所定の時間遅延させてラッチする遅延・レジスタ回路
と、Ｍ個のメモリを備え、前記入力レジスタ及び遅延・
レジスタ回路からの前記Ｍビットの各ブロックごとのデ
ータに対しこれら各ビットに所定の係数を乗算して出力
する乗算回路と、前記各ブロックごとに出力される前記
乗算回路からのデータを順次加算して前記出力データと
して出力する加算回路とを有することを特徴とするディ
ジタルフィルタ。