JPH05224888A - 小数点位置可変型データの乗算回路 - Google Patents

Abstract

(57)【要約】 【目的】 回路規模を縮小すると共に高速処理かのうな
小数点位置可変型データの乗算回路の提供を目的とす
る。 【構成】 小数点位置可変型データ（Ａ）の小数点位置
を予め定められた基準位置にシフトして基準位置に小数
点を揃え且つシフトされたビット数だけ下位側のビット
に”０”を設定するシフト回路（１３，１４）と、この
出力データを乗算して所定の有効桁のみを出力する乗算
器（２）を備えている。このような構成により、従来必
要であった有効桁を選択的に出力する回路も、また丸め
ビットを選択的に出力する回路も不要として回路規模の
縮小を図っている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理装置内に備え
られる乗算回路に関し、更に詳述すれば、少なくとも一
方のデータが小数点位置可変型データであり、他方のデ
ータが小数点固定型データ、たとえば整数データである
ような２データを乗算する乗算回路に関する。

【０００２】

【従来の技術】近年、汎用ディジタル信号処理 (音声,
画像, その他) 用LSI の処理速度，小型化，低消費電力
化，低コスト化等がユーザから望まれており、特に半導
体製造者から購入したLSI を組込んだ種々の製品を製造
する業者には、それぞれの製品用のいわゆる特定用途向
けLSI(ASIC) が供給される。このような特定用途向けLS
I は通常の汎用LSI に比してより以上の回路縮小, 簡素
化が要求されている。

【０００３】そこで、上述のようなLSI 内に備えられる
乗算回路においてもより以上の回路縮小, 簡素化が望ま
れるが、たとえば特定用途向けLSI では一方のデータが
小数点以下のみが有効数字である小数点位置可変型デー
タであり、他方のデータが整数データであるような２デ
ータの乗算のみを行い、更にその乗算結果の小数点以上
を有効桁として出力する場合がある。以下に具体的に説
明する。

【０００４】図１は小数点以下のみが有効数字である小
数点位置可変型データ (以下、データＡという）と、小
数点以上のみが有効数字である小数点固定型データ、具
体的には整数データ（以下、データＢという）との乗算
を行い、その結果のデータＣを得た場合の小数点の位置
を示す模式図である。

【０００５】図１(a) はデータＡを示しており、ｎビッ
トの小数点位置可変型データであり、その有効桁は小数
点以下のビットである。従って、このデータＡの小数点
は図１(a) に「ア」，「イ」，「ウ」…にて示されてい
るように可変である。図１(b) はデータＢを示してお
り、ｍビットの整数データである。なお、ここではｍ＞
ｎの関係がある。

【０００６】図１(c) は上述のデータＡとデータＢとを
乗算した結果のデータＣを示しており、ｎ＋ｍビットで
ある。しかし、乗算結果として実際に必要なデータはデ
ータＣの内の小数点以上の部分である。この場合、デー
タＣの小数点は図１(c) に「ア」，「イ」，「ウ」…に
て示されているように、データＡと同様に可変になる。
そして、最終的にはデータＣはその小数点が図１(c) に
「ア」，「イ」，「ウ」…にて示されているいずれの位
置であるかにそれぞれ応じてそれ以上のビットがデータ
選択回路により選択出力される。

【０００７】従って、データＡのビット数ｎが大きけれ
ば大きい程、データ選択回路を多数用意する必要が生じ
る。また、小数点以下のビットを丸め処理（四捨五入あ
るいは切捨て）する場合にも上述同様に、それぞれの小
数点位置に応じてデータを選択する必要がある。従っ
て、そのための丸めビット選択回路が必要となり、丸め
処理回路が複雑化する。

【０００８】更に上述のような処理は、従来の汎用ディ
ジタル信号処理用LSI ではソフトウェアを用いて行われ
ていたが、特定用途向けLSI では、処理速度， LSIの小
型化，低消費電力化，低コスト化等の面から専用の回路
を内蔵することが望ましい。

【０００９】以下に、データＡのビット数ｎが４であ
り、データＢのビット数ｍが８である場合を例にとって
具体的に説明する。図２(a) に示されているデータＡの
「ア」の位置に小数点がある場合、データＣの小数点は
図２(d) に示されているように「ア」の位置になり、丸
めビットは下位側からの４ビット(0, 1, 2, 3 ビット)
、有効桁は下位側から５番目のビット以上の各ビット
(4, 5, 6…11ビット) になる。

【００１０】同様に、図２(a) に示されているデータＡ
の「イ」の位置に小数点がある場合、データＣの小数点
は図２(e) に示されているように「イ」の位置になり、
丸めビットは下位側からの３ビット(0, 1, 2ビット) 、
有効桁は下位側から４番目のビット以上の各ビット(3,
4, 5, 6 …11ビット) になる。また、図２(a) に示され
ているデータＡの「ウ」の位置に小数点がある場合、デ
ータＣの小数点は図２(f) に示されているように「ウ」
の位置になり、丸めビットは下位側からの２ビット(0,
1 ビット) 、有効桁は下位側から３番目のビット以上の
各ビット(2, 3,4, 5, 6…11ビット) になる。更に、図
２(a) に示されているデータＡの「エ」の位置に小数点
がある場合、データＣの小数点は図２(g) に示されてい
るように「エ」の位置になり、丸めビットは下位側から
の１ビット(0ビット) 、有効桁は下位側から２番目のビ
ット以上の各ビット(1, 2, 3, 4, 5, 6 …11ビット) に
なる。

【００１１】従って、図２(d), (e), (f), (g)のそれぞ
れの場合について、小数点以上の有効桁を選択して出力
するためのデータ選択回路を用意する必要がある。一
方、丸め処理に関しても、上述の各場合それぞれについ
て、小数点以下のビットを選択して出力するための選択
回路を用意する必要がある。

【００１２】図３はそのような従来の乗算回路の構成を
示すブロック図である。図３において、参照符号11はデ
ータＡが格納されるＡレジスタであり、同12はデータＢ
が格納されるＢレジスタである。両レジスタ11, 12にそ
れぞれ格納されているデータＡ及びデータＢは乗算器２
に与えられて乗算され、その結果のデータＣがＰレジス
タ３に格納される。Ｐレジスタ３に格納されたデータＣ
はデータ選択回路41及び丸めビット選択回路42にそれぞ
れ与えられる。データ選択回路41は、データＣの小数点
の位置に応じてそれぞれの小数点以上の有効桁部分を選
択的に出力する複数の回路が備えられている。また丸め
ビット選択回路42は、データＣの小数点の位置に応じて
それぞれの小数点以下の丸めビットを選択的に出力する
複数の回路が備えられている。そして、丸めビット選択
回路42により選択されたデータは丸めビット処理回路43
により丸め処理される。

【００１３】

【発明が解決しようとする課題】以上のように従来の乗
算回路においては、乗算結果のデータＣの小数点の位
置、換言すれば小数点位置可変型データであるデータＡ
の小数点の位置にそれぞれに対応して有効桁を選択的に
出力するための回路と丸めビットを選択的に出力するた
めの回路とを用意する必要がある。このため、小数点位
置可変型データのビット数が大きくなればなる程、回路
規模が大きくなるという問題がある。

【００１４】このような問題はデータＡとデータＢとの
双方が小数点位置可変型データである場合にはより大き
くなる。

【００１５】本発明は以上のような事情に鑑みてなされ
たものであり、回路規模を縮小すると共に高速処理かの
うな小数点位置可変型データの乗算回路の提供を目的と
する。

【００１６】

【課題を解決するための手段】本発明の小数点位置可変
型データの乗算回路では、小数点位置可変型データ（デ
ータＡ）の小数点位置を予め定められた基準位置にシフ
トして基準位置に小数点を揃えた上で乗算を実行するこ
とにより、有効桁を選択的に出力する回路も、また丸め
ビットを選択的に出力する回路も不要として回路規模の
縮小を図っている。以下、本発明の原理的構成について
具体的に説明する。

【００１７】まず、小数点位置可変型データであるデー
タＡが４ビット、整数データであるデータＢが８ビッ
ト、従って両者の乗算結果のデータであるデータＣが12
ビットである場合の本発明の基本的な考え方について図
４，図５，図６及び図７を参照して説明する。

【００１８】データＡの小数点位置が図４(a) に「ア」
にて示されている位置、即ちデータＡが小数点以下４ビ
ットが有効ビットである場合はそのまま乗算を行う。こ
の結果、データＣの小数点位置はデータＡと同様に図４
(c) に「ア」にて示されている位置となり、小数点以下
４ビットが丸めビットになる。これは、前述の図２(d)
に示されている場合と同様である。

【００１９】データＡの小数点位置が図５(a) に「イ」
にて示されている位置、即ちデータＡが小数点以下３ビ
ットが有効ビットである場合は、図５(b) に示されてい
るように、データＡを１ビット左へシフトし、且つ最下
位ビットに”０”を設定し、図５(c) に示されているデ
ータＢとの乗算を行う。この結果、データＣの小数点位
置は図５(b) に示されている１ビット左シフトしたデー
タＡと同様に図５(d)に「イ」にて示されている位置と
なり、小数点以下４ビットが丸めビットになる。これ
は、上述の図４(c) に示されている場合と同様であり、
乗算以降の処理は図４の場合と同様の回路により行え
る。

【００２０】データＡの小数点位置が図６(a) に「ウ」
にて示されている位置、即ちデータＡが小数点以下２ビ
ットが有効ビットである場合は、図６(b) に示されてい
るように、データＡを２ビット左へシフトし、且つ最下
位ビット側の２ビットにいずれも”０”を設定し、図６
(c) に示されているデータＢとの乗算を行う。この結
果、データＣの小数点位置は図６(b) に示されている２
ビット左シフトしたデータＡと同様に図６(d) に「ウ」
にて示されている位置となり、小数点以下４ビットが丸
めビットになる。これは、前述の図４(c) 及び図５(d)
に示されている場合と同様であり、乗算以降の処理は図
４及び図５の場合と同様の回路により行える。

【００２１】データＡの小数点位置が図７(a) に「エ」
にて示されている位置、即ちデータＡが小数点以下１ビ
ットが有効ビットである場合は、図７(b) に示されてい
るように、データＡを３ビット左へシフトし、且つ最下
位ビット側の３ビットにいずれも”０”を設定し、図７
(c) に示されているデータＢとの乗算を行う。この結
果、データＣの小数点位置は図７(b) に示されている３
ビット左シフトしたデータＡと同様に図７(d) に「エ」
にて示されている位置となり、小数点以下４ビットが丸
めビットになる。これは、前述の図４(c), 図５(d) 及
び図６(d) に示されている場合と同様であり、乗算以降
の処理は図４, 図 5及び図６の場合と同様の回路により
行える。

【００２２】なお乗算器の各例では乗算結果のデータＣ
の内の小数点以上を有効桁としていりが、これに限るも
のではない。

【００２３】図８は本発明に係る小数点位置可変型デー
タの乗算回路の原理的構成を示すブロック図である。図
８において、参照符号13はシフト回路であり、上述の図
４, 図 5, 図６及び図７に示されているように、データ
Ａのそれぞれの小数点位置に応じて、小数点以下第１位
のビットが最上位となるように左シフトし、最下位側に
は左シフトされたビット数に応じて各ビットに”０”を
設定する。

【００２４】データＢとシフト回路13から出力された左
シフト後のデータＡとは乗算器２に与えられる。乗算器
２は両入力データを乗算してデータＣを得る。この際、
有効桁データが小数点以上であれば、データＣの最下位
側の４ビットは小数点以下であるから最下位側から第５
番目のビット以上の各ビットのみが有効データとして出
力されるように乗算器２の出力を設定しておく。またた
とえば、有効桁データが小数点以下第１位以上であれ
ば、データＣの最下位側から第４番目のビット以上の各
ビットのみが有効データとして出力されるように乗算器
２の出力を設定しておく。

【００２５】

【作用】図８にその原理的構成が示されている本発明の
小数点位置可変型データの乗算回路は以下のように動作
する。

【００２６】データＡはシフト回路13に入力されてその
小数点位置に応じて左シフトされる。具体的には、上述
の図４, 図 5, 図６及び図７に示されているように、そ
れぞれの小数点位置に応じて、小数点以下第１位のビッ
トが最上位となるように左シフトされ、最下位側には左
シフトされたビット数に応じて各ビットに”０”が設定
される。

【００２７】データＢと、シフト回路13から出力された
左シフト後のデータＡとは乗算器２に与えられて乗算さ
れ、その結果のデータＣが得られる。このデータＣは前
述の図４(c),図５(d),図６(d) 及び図７(d) に示されて
いるように、その小数点位置は最下位側から第４ビット
と第５ビットとの間に固定されている。従って、図３に
示されている従来回路のようにデータ選択回路41及び丸
めビット選択回路42によるデータ選択を行う必要はな
く、小数点以上の有効データのみを直接出力することも
可能であり、また必要に応じて小数点以下の丸めビット
をも出力して適宜の丸め処理を直接施すことも可能であ
る。

【００２８】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。

【００２９】図９は本発明に係る小数点位置可変型デー
タの乗算回路の第１の実施例の構成を示すブロック図で
ある。なおこの第１の実施例は、丸め処理が小数点以下
切捨て、即ち乗算結果のデータの有効桁が小数点以上
（小数点以下切捨て）である場合の構成を示している。

【００３０】図９において、参照符号11は４ビットのデ
ータＡが格納されるＡレジスタであり、同12は８ビット
のデータＢが格納されるＢレジスタである。また参照符
号13は４ビットのシフト回路であり、上述の図４, 図
5, 図６及び図７に示されているように、データＡのそ
れぞれの小数点位置に応じて、小数点以下第１位のビッ
トが最上位となるように左シフトし、左シフトされたビ
ット数に応じた最下位側の各ビットに”０”を設定す
る。

【００３１】シフト回路13から出力された左シフト後の
データＡとＢレジスタ12に格納されているデータＢとは
４×８ビットの乗算器２に与えられる。乗算器２は両入
力データを乗算した結果の12ビットの内の上位側の８ビ
ットのみを出力するようにその出力が設定されている。
Ｐレジスタ３は８ビット構成であり、乗算器２から出力
された８ビットのデータを格納する。

【００３２】図９にその構成が示されている本発明の小
数点位置可変型データの乗算回路の第１の実施例は以下
のように動作する。

【００３３】Ａレジスタ11に格納されているデータＡは
シフト回路13に入力されてその小数点位置に応じて左シ
フトされる。具体的には、上述の図４, 図 5, 図６及び
図７に示されているように、それぞれの小数点位置に応
じて、小数点以下第１位のビットが最上位となるように
左シフトされ、左シフトされたビット数に応じた最下位
側の各ビットには”０”が設定される。

【００３４】シフト回路13から出力された左シフト後の
データＡとＢレジスタ12に格納されているデータＢとは
乗算器２に与えられて乗算され、その結果のデータＣが
得られる。そして、乗算器２はデータＣの上位８ビット
のみを出力する。データＣは前述の図４(c),図５(d),図
６(d) 及び図７(d) に示されているように、その小数点
位置は最下位側から第４ビットと第５ビットとの間に固
定されているので、その内の上位側８ビットが小数点以
上になっている。この乗算器２からの８ビットの出力は
Ｐレジスタ３に格納される。従って、図３に示されてい
る従来回路のようにデータ選択回路41によるデータ選択
を行う必要なしに、Ｐレジスタ３に格納されているデー
タがそのまま小数点以上の有効データとして出力され
る。

【００３５】図１０は本発明に係る小数点位置可変型デ
ータの乗算回路の第２の実施例の構成を示すブロック図
である。なおこの第２の実施例は、丸め処理が小数点以
下切捨てではない場合の構成を示している。

【００３６】この第２の実施例では、乗算器２内に、乗
算器２本来の乗算処理を行うための乗算部20と、丸めビ
ット処理回路43と、加算器21とを備えている。

【００３７】乗算器２はシフト回路13から与えられるデ
ータ、即ち左シフト後のデータＡと、Ｂレジスタ12から
与えられるデータＢとをその乗算部20により乗算するこ
とは上述の第１の実施例と同様であるが、乗算結果のデ
ータの内の小数点以下の４ビットのデータを丸めビット
選択回路42へ、小数点以上の８ビットのデータを加算器
21へ出力する。

【００３８】丸めビット処理回路43は乗算器２の乗算部
20による両データの乗算結果のデータ内の下位４ビット
を入力し、予め定められている丸め処理方法に応じて丸
め処理し、その結果の１ビットのデータを加算器21へ出
力する。加算器21にはこの丸めビット処理回路43からの
丸め処理済みのデータの他、乗算器２による乗算結果の
データの内の小数点以上の８ビットのデータが与えられ
ているので、加算器21は両データを加算してその結果の
８ビットのデータをＰレジスタ３へ出力して格納する。

【００３９】このＰレジスタ３に格納された８ビットの
データが有効桁データとして出力される。

【００４０】図１１は本発明に係る小数点位置可変型デ
ータの乗算回路の第３の実施例の構成を示すブロック図
である。なおこの第３の実施例は上述の第２の実施例と
同様に、丸め処理が小数点以下切捨てではない場合の構
成を示している。

【００４１】この第３の実施例では、乗算器２外に、丸
めビット処理回路43と、加算器21とを備えている。

【００４２】乗算器２はシフト回路13から与えられるデ
ータ、即ち左シフト後のデータＡと、Ｂレジスタ12から
与えられるデータＢとを乗算することは上述の第１及び
第２の実施例と同様であるが、乗算結果の１２ビットの
データを直ちにＰレジスタ３に格納する。そして、この
Ｐレジスタ３に格納されたデータの内の小数点以下の４
ビットのデータが丸めビット選択回路42に、小数点以上
の８ビットのデータが加算器21に与えられる。

【００４３】丸めビット処理回路43はＰレジスタ３に格
納されている乗算結果データの内の下位４ビットを入力
し、予め定められている丸め処理方法に応じて丸め処理
し、その結果の１ビットのデータを加算器21へ出力す
る。加算器21にはこの丸めビット処理回路43からの丸め
処理済みのデータの他、Ｐレジスタ３に格納されている
乗算結果のデータの内の小数点以上の８ビットのデータ
が与えられているので、加算器21は両データを加算して
その結果の８ビットのデータを有効桁データとして出力
する。

【００４４】ところで、以上の各実施例ではデータＡが
有効桁が小数点以下で且つ小数点位置可変型データであ
り、データＢが小数点位置固定型データ（整数）である
場合について説明したが、両データが共にデータＡ同様
の有効桁が小数点以下で且つ小数点位置可変型データで
ある場合にも本発明は適用可能である。この場合、たと
えば図９に示されている本発明の第１の実施例に対して
は図１２に示されている第４の実施例のように、Ｂレジ
スタ12にはデータＡと同型のデータAAが格納される。こ
こでは、データAAは有効桁が小数点以下で且つ小数点位
置可変型データである８ビットのデータであるとする。

【００４５】そして、Ｂレジスタ12と乗算器２との間に
は８ビットのシフトレジスタ14が備えられており、シフ
ト回路13と同様に、Ｂレジスタ12から入力された８ビッ
トのデータの小数点以下第１のビットが最上位ビットに
なるように左シフトし、シフトしたビット数に対応して
最下位側のビットに”０”を設定する。

【００４６】以下の動作は前述の第１の実施例と同様で
あり、最終的に出力されるべきデータの有効桁数に合わ
せて乗算器２の出力ビット数及びＰレジスタ３の構成ビ
ット数を適宜に設定しておけばよい。

【００４７】また図１０に示されている第２の実施例に
対しては図１３に示されている第５の実施例のように、
Ｂレジスタ12と乗算器２との間に上述の第４の実施例と
同様のシフトレジスタ14を備えればよい。

【００４８】更に図１１に示されている第３の実施例に
対しては図１４に示されている第６の実施例のように、
Ｂレジスタ12と乗算器２との間に上述の第４，第５の実
施例と同様のシフトレジスタ14を備えればよい。

【００４９】

【発明の効果】以上に詳述したように、本発明の小数点
位置可変型データの乗算回路によれば、回路規模を縮小
することが可能になるのでより一層特定用途向けLSI に
適したLSI を得ることが出来る。また、丸めビットを処
理する回路も一体化することが可能になるので、全体と
しての処理機能が簡素化されると共に試験に際しても操
作が簡単になる。なお、本発明のこの様な効果は小数点
位置可変型データのビット長が大であればある程、有効
になる。

【図面の簡単な説明】

【図１】従来の小数点位置可変型データの乗算の状態を
示す模式図である。

【図２】従来の小数点位置可変型データの乗算の状態を
示す模式図である。

【図３】従来の小数点位置可変型データの乗算回路の構
成を示すブロック図である。

【図４】本発明の小数点位置可変型データの乗算の状態
を示す模式図である。

【図５】本発明の小数点位置可変型データの乗算の状態
を示す模式図である。

【図６】本発明の小数点位置可変型データの乗算の状態
を示す模式図である。

【図７】本発明の小数点位置可変型データの乗算の状態
を示す模式図である。

【図８】本発明の乗算回路の原理的構成を示すブロック
図である。

【図９】本発明の乗算回路の第１の実施例の構成を示す
ブロック図である。

【図１０】本発明の乗算回路の第２の実施例の構成を示
すブロック図である。

【図１１】本発明の乗算回路の第３の実施例の構成を示
すブロック図である。

【図１２】本発明の乗算回路の第４の実施例の構成を示
すブロック図である。

【図１３】本発明の乗算回路の第５の実施例の構成を示
すブロック図である。

【図１４】本発明の乗算回路の第６の実施例の構成を示
すブロック図である。

【符号の説明】

２ 乗算器 13 シフト回路 14 シフト回路 21 加算器 43 丸めビット処理回路 Ａ 小数点位置可変型データ (第１のデータ) Ｂ 整数データ (第２のデータ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１のデータ（Ａ）がその有効桁が小数
   点以下第１ビット以下であり且つ小数点位置可変型デー
   タであり、第２のデータ（Ｂ）が前記第１のデータ
   （Ａ）と同型または小数点位置固定型データである場合
   に、両データ（Ａ），（Ｂ）を乗算器（２）により乗算
   して所定の有効桁のみを出力する小数点位置可変型デー
   タの乗算回路において、 前記第１の型のデータ（Ａ）をその小数点以下第１ビッ
   トを最上位ビットにシフトすると共にシフトしたビット
   数だけ最下位側のビットに”０”を設定した後に前記乗
   算器に与えるシフト回路（１３，１４）を備え、 前記乗算器（２）は、乗算結果の内の前記所定の有効桁
   のみを出力すべくなしてあることを特徴とする小数点位
   置可変型データの乗算回路。
2. 【請求項２】 第１のデータ（Ａ）がその有効桁が小数
   点以下第１ビット以下であり且つ小数点位置可変型デー
   タであり、第２のデータ（Ｂ）が前記第１のデータ
   （Ａ）と同型または小数点位置固定型データである場合
   に、両データ（Ａ），（Ｂ）を乗算器（２）により乗算
   して所定の有効桁のみを出力する小数点位置可変型デー
   タの乗算回路において、 前記第１の型のデータ（Ａ）をその小数点以下第１ビッ
   トを最上位ビットにシフトすると共にシフトしたビット
   数だけ最下位側のビットに”０”を設定した後に前記乗
   算器に与えるシフト回路（１３，１４）と、 前記乗算器（２）による乗算結果の内の前記所定の有効
   桁以下のビットに対して所定の丸め処理を行う丸め処理
   回路（４３）と、 前記乗算器（２）による乗算結果の内の前記所定の有効
   桁と、前記丸め処理回路（４３）による丸め処理結果と
   を加算し、前記所定の有効桁のみを出力する加算器（２
   １）とを備えたことを特徴とする小数点位置可変型デー
   タの乗算回路。