JPH01193933A - デジタル掛算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタル掛算器に関し、特に部品点数が少なく
、回路規模を小さくすることのできるデジタル掛算器に
関する。

〔従来の技術〕

従来、デジタル掛算器は高速動作を求める方向にあり、
ｎビット（ｎは自然数）の掛算器の場合、ｎＸｎコの全
加算器を用いるか、または２次のブース（Ｂｏｏｔｈ）
のアルゴリズムを用いて、ｎ×ｎ÷２＋２Ｘｎコの全加
算器を用いて高速性を保って掛算を行っている。

第４図は従来の技術を用いた３ビツトの掛算器のブロッ
ク図であり、Ｐ＝ｘＸｙを実現している。

ここで、１６ビツトの掛算器を２次のブースのアルゴリ
ズムを用いて実現する場合、ＴＴＬ　　ＩＣに換算して
、４ビツトの全加算器、論理ゲート等を用い約１００コ
を要する。

なお、デジタル掛算器の詳細の理論及び内容については
日経エレクトロニクス（１９７８，５゜２９）に見るこ
とができる。

〔発明が解決しようとする課題〕

以上説明したように従来のデジタル掛算器は、計算速度
に重点を置いているので、ビット数が増えると、回路規
模が自乗で増加するという欠点がある。

〔課題を解決するための手段〕

本発明のデジタル掛算器は、乗数及び被乗数をロード／
シフトする２組のシフトレジスタと、演算の中間結果を
ストアするラッチ回路と、このラッチ回路の出力と前記
被乗数のロード／シフトをするシフトレジスタの出力と
を加算して前記ラッチ回路に出力する全加算回路と、全
体の動作を制御するクロック信号と、前記乗数のロード
／シフトをするシフトレジスタの出力との論理積を取り
前記ラッチ回路の動作を制御する論理ゲートを有してい
る。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック構成図である。１
及び２は被乗数及び乗数のロード／シフトを行うシフト
レジスタ、３は全加算器、４はラッチ回路、５は論理ゲ
ートである。

ロード／シフト切換信号２１により、シフトレジスタ１
に被乗数１１が、またシフトレジスタ２に乗数１２がロ
ードされるとともにラッチ回路４がクリアされる。シフ
トレジスタ１にロードされた被乗数１１は信号１４とし
て全加算器３の一方の入力となる。

ラッチ回路４は、ロード／シフト切換信号２１によりク
リアされているので゛、出力１３は全てＯとなっている
。そこで、全加算器３の出力１５は、信号１４と同一の
値となってラッチ回路４の入力となる。ここで、乗数１
２をロートしたシフトレジスタ２の最下位出力１６が“
Ｈ”であるとすると、クロック２２は論理ゲート５を通
過し、信号２３としてラッチ回路を動作させる。すると
、信号１５のデータは出力１３としてラッチされる。

この時、同時にクロック２２によりシフトレジスタ１は
上位へ、シフトレジスタ２は下位へそれぞれシフトする
。すると、全加算器３は、出力１３と信号１４を加算し
て信号１５として出力しており、信号１５は被乗数の３
倍の値となる。ここで、乗数１２の下位から２ヒツト目
、すなわち現在の出力１６が“Ｈ”′で゛あれは、次の
クロック２２は論理ゲート５を通過してラッチ回路４を
動作させ、３倍の値を出力１３としてラッチする。しか
し、信号１６が“Ｌ″′の時には、クロック２２は論理
ゲート５を通過せず、３倍の値はラッチされず１倍の値
のままになる。

この動作を所要のビット数分繰り返すと、出力１３は乗
数と被乗数の積の値が出力されることとなる。

ここで、より具体的な説明を第２図及び第３図を用いて
行う。第２図は本発明の実施例の３ビツトの場合の接続
図、第３図はそのタイムチャートである。

ここで、乗数１２の値を５＜ｌ０ＩＢ＞、被乗数１１の
値を６（ＩＩＯＢ）として回路の動作を説明する。

第３図の区間Ａにおいて、ロート／シフト信号かロード
となると、ラッチ回路４がクリアされるとともに、クロ
ック２２によって被乗数１１がシフトレジスタ１に、ま
た乗数１２かシフトレジスタ２にロードされる。シフト
レジスタ１が被乗数１１をロードすると信号１４は６　
（ＯＯｌｌｏＢ）となり全加算器３に入力される。ここ
て、ラッチ回路４はロード／シフト切換信号２１によっ
てクリアされているので、出力１３は全てＯとなってい
る。そこて、信号１５は６＝６＋Ｏ（０００１１０Ｂ）
となる。

信号１６は、乗数１２をロードしたシフトレシスタ２の
最下位出力であり、区間Ａから区間Ｂにかけては“Ｈ”
となる。そこで、信号２３の区間Ｂにおいて、クロック
２２が論理ゲート５を通過し、信号１５をラッチ回路４
にラッチし、出力１３が６（ＯＯＯｌ、１０Ｂ＞にセッ
トされる。同時に、区間Ｂにおいて、シフトレジスタ１
は上位へ、シフトレジスタ２は下位ヘシフトする。する
と、信号１４は１２＝６Ｘ２　（０１１００［１）とな
るため、信号１５は１８＝１２＋６　（０１００１０Ｂ
）となる。次に、区間Ｂから区間Ｃにかけては信号１６
は”Ｌ”′であるので、論理ゲート５をクロック２２が
通過しない。そこで、ラッチ回路４は動作せず、出力１
３は６　（０００１１０Ｂ　）のままである。

次に、区間Ｃにおいてシフトレジスタ１及び２がシフト
し、信号１４は２４＝１２Ｘ２　（１１０００Ｂ）、信
号１６はＨ′”となる。そこで信号１５は３０＝２４＋
６　（０１１１１０Ｂ　）　　となり、区間りの信号２
３によりラッチ回路４にラッチされ、出力１３として信
号１５の値が出力される。

以上説明したように、区間Ａ〜区間りの動作により３ビ
ツトのデジタルの掛算が行われ、６×５＝３０の結果が
出力される。

ここで、本実施例により１６ビツトの掛算器を構成した
場合には、ＴＴＬ　　ＩＣに換算して、４ビット全加算
器、８ビツトＤラツチ、４ビツトシフトレジスタなどを
用いて約２５コで構成できる。

〔発明の効果〕

以上説明したように本発明は、シフトレジスタとラッチ
回路を用いることにより、全加算器の段数を減少させる
ことができ、１６ビツト掛算器を例にとると、約１／４
の規模にすることができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック構成図、第２図は
３ビツト入力の場合の実施例を示す図、第３図は第２図
に示した実施例のタイムチャート、第４図は従来の掛算
器の一例を示す図である。 １．２・・・パラレルロード　シリアルシフトレジスタ
、３・・・全加算器、４・・・ラッチ回路、５・・・ア
ンドゲート、６・・・単位回路（全加算器及びアンドゲ
ートにて構成）。

Claims (1)

【特許請求の範囲】
1. 　第１のシフトレジスタに被乗数を、第２のシフトレジ
   スタに乗数をそれぞれロードし、前記第１のシフトレジ
   スタの全出力ビットは全加算器の一方の入力端子に接続
   され、その全加算器の全出力ビットはラッチ回路に入力
   され、そのラッチ回路の全出力ビットは演算結果として
   出力されるとともに前記全加算器の他方の入力端子に接
   続され、ロード／シフト切換信号により前記第１及び第
   ２のシフトレジスタに被乗数及び乗数をそれぞれロード
   するとともに前記ラッチ回路をクリアし、クロック信号
   は前記第１及び第２のシフトレジスタのシフトレジスタ
   のシフト動作を行わせるとともに、論理ゲートの一方の
   入力端子に接続され、前記第２のシフトレジスタの単一
   出力ビットは前記論理ゲートの他方の入力端子に接続さ
   れ、前記論理ゲートの出力は前記ラッチ回路のクロック
   入力端子に接続されることを特徴とするデジタル掛算器
   。