JPH01193933A - デジタル掛算器 - Google Patents
デジタル掛算器Info
- Publication number
- JPH01193933A JPH01193933A JP1942988A JP1942988A JPH01193933A JP H01193933 A JPH01193933 A JP H01193933A JP 1942988 A JP1942988 A JP 1942988A JP 1942988 A JP1942988 A JP 1942988A JP H01193933 A JPH01193933 A JP H01193933A
- Authority
- JP
- Japan
- Prior art keywords
- latch circuit
- multiplier
- shift register
- output
- shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 238000004364 calculation method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタル掛算器に関し、特に部品点数が少なく
、回路規模を小さくすることのできるデジタル掛算器に
関する。
、回路規模を小さくすることのできるデジタル掛算器に
関する。
従来、デジタル掛算器は高速動作を求める方向にあり、
nビット(nは自然数)の掛算器の場合、nXnコの全
加算器を用いるか、または2次のブース(Booth)
のアルゴリズムを用いて、n×n÷2+2Xnコの全加
算器を用いて高速性を保って掛算を行っている。
nビット(nは自然数)の掛算器の場合、nXnコの全
加算器を用いるか、または2次のブース(Booth)
のアルゴリズムを用いて、n×n÷2+2Xnコの全加
算器を用いて高速性を保って掛算を行っている。
第4図は従来の技術を用いた3ビツトの掛算器のブロッ
ク図であり、P=xXyを実現している。
ク図であり、P=xXyを実現している。
ここで、16ビツトの掛算器を2次のブースのアルゴリ
ズムを用いて実現する場合、TTL ICに換算して
、4ビツトの全加算器、論理ゲート等を用い約100コ
を要する。
ズムを用いて実現する場合、TTL ICに換算して
、4ビツトの全加算器、論理ゲート等を用い約100コ
を要する。
なお、デジタル掛算器の詳細の理論及び内容については
日経エレクトロニクス(1978,5゜29)に見るこ
とができる。
日経エレクトロニクス(1978,5゜29)に見るこ
とができる。
以上説明したように従来のデジタル掛算器は、計算速度
に重点を置いているので、ビット数が増えると、回路規
模が自乗で増加するという欠点がある。
に重点を置いているので、ビット数が増えると、回路規
模が自乗で増加するという欠点がある。
本発明のデジタル掛算器は、乗数及び被乗数をロード/
シフトする2組のシフトレジスタと、演算の中間結果を
ストアするラッチ回路と、このラッチ回路の出力と前記
被乗数のロード/シフトをするシフトレジスタの出力と
を加算して前記ラッチ回路に出力する全加算回路と、全
体の動作を制御するクロック信号と、前記乗数のロード
/シフトをするシフトレジスタの出力との論理積を取り
前記ラッチ回路の動作を制御する論理ゲートを有してい
る。
シフトする2組のシフトレジスタと、演算の中間結果を
ストアするラッチ回路と、このラッチ回路の出力と前記
被乗数のロード/シフトをするシフトレジスタの出力と
を加算して前記ラッチ回路に出力する全加算回路と、全
体の動作を制御するクロック信号と、前記乗数のロード
/シフトをするシフトレジスタの出力との論理積を取り
前記ラッチ回路の動作を制御する論理ゲートを有してい
る。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例のブロック構成図である。1
及び2は被乗数及び乗数のロード/シフトを行うシフト
レジスタ、3は全加算器、4はラッチ回路、5は論理ゲ
ートである。
及び2は被乗数及び乗数のロード/シフトを行うシフト
レジスタ、3は全加算器、4はラッチ回路、5は論理ゲ
ートである。
ロード/シフト切換信号21により、シフトレジスタ1
に被乗数11が、またシフトレジスタ2に乗数12がロ
ードされるとともにラッチ回路4がクリアされる。シフ
トレジスタ1にロードされた被乗数11は信号14とし
て全加算器3の一方の入力となる。
に被乗数11が、またシフトレジスタ2に乗数12がロ
ードされるとともにラッチ回路4がクリアされる。シフ
トレジスタ1にロードされた被乗数11は信号14とし
て全加算器3の一方の入力となる。
ラッチ回路4は、ロード/シフト切換信号21によりク
リアされているので゛、出力13は全てOとなっている
。そこで、全加算器3の出力15は、信号14と同一の
値となってラッチ回路4の入力となる。ここで、乗数1
2をロートしたシフトレジスタ2の最下位出力16が“
H”であるとすると、クロック22は論理ゲート5を通
過し、信号23としてラッチ回路を動作させる。すると
、信号15のデータは出力13としてラッチされる。
リアされているので゛、出力13は全てOとなっている
。そこで、全加算器3の出力15は、信号14と同一の
値となってラッチ回路4の入力となる。ここで、乗数1
2をロートしたシフトレジスタ2の最下位出力16が“
H”であるとすると、クロック22は論理ゲート5を通
過し、信号23としてラッチ回路を動作させる。すると
、信号15のデータは出力13としてラッチされる。
この時、同時にクロック22によりシフトレジスタ1は
上位へ、シフトレジスタ2は下位へそれぞれシフトする
。すると、全加算器3は、出力13と信号14を加算し
て信号15として出力しており、信号15は被乗数の3
倍の値となる。ここで、乗数12の下位から2ヒツト目
、すなわち現在の出力16が“H”′で゛あれは、次の
クロック22は論理ゲート5を通過してラッチ回路4を
動作させ、3倍の値を出力13としてラッチする。しか
し、信号16が“L″′の時には、クロック22は論理
ゲート5を通過せず、3倍の値はラッチされず1倍の値
のままになる。
上位へ、シフトレジスタ2は下位へそれぞれシフトする
。すると、全加算器3は、出力13と信号14を加算し
て信号15として出力しており、信号15は被乗数の3
倍の値となる。ここで、乗数12の下位から2ヒツト目
、すなわち現在の出力16が“H”′で゛あれは、次の
クロック22は論理ゲート5を通過してラッチ回路4を
動作させ、3倍の値を出力13としてラッチする。しか
し、信号16が“L″′の時には、クロック22は論理
ゲート5を通過せず、3倍の値はラッチされず1倍の値
のままになる。
この動作を所要のビット数分繰り返すと、出力13は乗
数と被乗数の積の値が出力されることとなる。
数と被乗数の積の値が出力されることとなる。
ここで、より具体的な説明を第2図及び第3図を用いて
行う。第2図は本発明の実施例の3ビツトの場合の接続
図、第3図はそのタイムチャートである。
行う。第2図は本発明の実施例の3ビツトの場合の接続
図、第3図はそのタイムチャートである。
ここで、乗数12の値を5<l0IB>、被乗数11の
値を6(IIOB)として回路の動作を説明する。
値を6(IIOB)として回路の動作を説明する。
第3図の区間Aにおいて、ロート/シフト信号かロード
となると、ラッチ回路4がクリアされるとともに、クロ
ック22によって被乗数11がシフトレジスタ1に、ま
た乗数12かシフトレジスタ2にロードされる。シフト
レジスタ1が被乗数11をロードすると信号14は6
(OOlloB)となり全加算器3に入力される。ここ
て、ラッチ回路4はロード/シフト切換信号21によっ
てクリアされているので、出力13は全てOとなってい
る。そこて、信号15は6=6+O(000110B)
となる。
となると、ラッチ回路4がクリアされるとともに、クロ
ック22によって被乗数11がシフトレジスタ1に、ま
た乗数12かシフトレジスタ2にロードされる。シフト
レジスタ1が被乗数11をロードすると信号14は6
(OOlloB)となり全加算器3に入力される。ここ
て、ラッチ回路4はロード/シフト切換信号21によっ
てクリアされているので、出力13は全てOとなってい
る。そこて、信号15は6=6+O(000110B)
となる。
信号16は、乗数12をロードしたシフトレシスタ2の
最下位出力であり、区間Aから区間Bにかけては“H”
となる。そこで、信号23の区間Bにおいて、クロック
22が論理ゲート5を通過し、信号15をラッチ回路4
にラッチし、出力13が6(OOOl、10B>にセッ
トされる。同時に、区間Bにおいて、シフトレジスタ1
は上位へ、シフトレジスタ2は下位ヘシフトする。する
と、信号14は12=6X2 (01100[1)とな
るため、信号15は18=12+6 (010010B
)となる。次に、区間Bから区間Cにかけては信号16
は”L”′であるので、論理ゲート5をクロック22が
通過しない。そこで、ラッチ回路4は動作せず、出力1
3は6 (000110B )のままである。
最下位出力であり、区間Aから区間Bにかけては“H”
となる。そこで、信号23の区間Bにおいて、クロック
22が論理ゲート5を通過し、信号15をラッチ回路4
にラッチし、出力13が6(OOOl、10B>にセッ
トされる。同時に、区間Bにおいて、シフトレジスタ1
は上位へ、シフトレジスタ2は下位ヘシフトする。する
と、信号14は12=6X2 (01100[1)とな
るため、信号15は18=12+6 (010010B
)となる。次に、区間Bから区間Cにかけては信号16
は”L”′であるので、論理ゲート5をクロック22が
通過しない。そこで、ラッチ回路4は動作せず、出力1
3は6 (000110B )のままである。
次に、区間Cにおいてシフトレジスタ1及び2がシフト
し、信号14は24=12X2 (11000B)、信
号16はH′”となる。そこで信号15は30=24+
6 (011110B ) となり、区間りの信号2
3によりラッチ回路4にラッチされ、出力13として信
号15の値が出力される。
し、信号14は24=12X2 (11000B)、信
号16はH′”となる。そこで信号15は30=24+
6 (011110B ) となり、区間りの信号2
3によりラッチ回路4にラッチされ、出力13として信
号15の値が出力される。
以上説明したように、区間A〜区間りの動作により3ビ
ツトのデジタルの掛算が行われ、6×5=30の結果が
出力される。
ツトのデジタルの掛算が行われ、6×5=30の結果が
出力される。
ここで、本実施例により16ビツトの掛算器を構成した
場合には、TTL ICに換算して、4ビット全加算
器、8ビツトDラツチ、4ビツトシフトレジスタなどを
用いて約25コで構成できる。
場合には、TTL ICに換算して、4ビット全加算
器、8ビツトDラツチ、4ビツトシフトレジスタなどを
用いて約25コで構成できる。
以上説明したように本発明は、シフトレジスタとラッチ
回路を用いることにより、全加算器の段数を減少させる
ことができ、16ビツト掛算器を例にとると、約1/4
の規模にすることができるという効果がある。
回路を用いることにより、全加算器の段数を減少させる
ことができ、16ビツト掛算器を例にとると、約1/4
の規模にすることができるという効果がある。
第1図は本発明の一実施例のブロック構成図、第2図は
3ビツト入力の場合の実施例を示す図、第3図は第2図
に示した実施例のタイムチャート、第4図は従来の掛算
器の一例を示す図である。 1.2・・・パラレルロード シリアルシフトレジスタ
、3・・・全加算器、4・・・ラッチ回路、5・・・ア
ンドゲート、6・・・単位回路(全加算器及びアンドゲ
ートにて構成)。
3ビツト入力の場合の実施例を示す図、第3図は第2図
に示した実施例のタイムチャート、第4図は従来の掛算
器の一例を示す図である。 1.2・・・パラレルロード シリアルシフトレジスタ
、3・・・全加算器、4・・・ラッチ回路、5・・・ア
ンドゲート、6・・・単位回路(全加算器及びアンドゲ
ートにて構成)。
Claims (1)
- 第1のシフトレジスタに被乗数を、第2のシフトレジ
スタに乗数をそれぞれロードし、前記第1のシフトレジ
スタの全出力ビットは全加算器の一方の入力端子に接続
され、その全加算器の全出力ビットはラッチ回路に入力
され、そのラッチ回路の全出力ビットは演算結果として
出力されるとともに前記全加算器の他方の入力端子に接
続され、ロード/シフト切換信号により前記第1及び第
2のシフトレジスタに被乗数及び乗数をそれぞれロード
するとともに前記ラッチ回路をクリアし、クロック信号
は前記第1及び第2のシフトレジスタのシフトレジスタ
のシフト動作を行わせるとともに、論理ゲートの一方の
入力端子に接続され、前記第2のシフトレジスタの単一
出力ビットは前記論理ゲートの他方の入力端子に接続さ
れ、前記論理ゲートの出力は前記ラッチ回路のクロック
入力端子に接続されることを特徴とするデジタル掛算器
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1942988A JPH01193933A (ja) | 1988-01-28 | 1988-01-28 | デジタル掛算器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1942988A JPH01193933A (ja) | 1988-01-28 | 1988-01-28 | デジタル掛算器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01193933A true JPH01193933A (ja) | 1989-08-03 |
Family
ID=11999038
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1942988A Pending JPH01193933A (ja) | 1988-01-28 | 1988-01-28 | デジタル掛算器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01193933A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0447751U (ja) * | 1990-08-30 | 1992-04-23 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5771045A (en) * | 1980-10-22 | 1982-05-01 | Casio Comput Co Ltd | Digital mulitplier |
-
1988
- 1988-01-28 JP JP1942988A patent/JPH01193933A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5771045A (en) * | 1980-10-22 | 1982-05-01 | Casio Comput Co Ltd | Digital mulitplier |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0447751U (ja) * | 1990-08-30 | 1992-04-23 |
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