KR950009682B1

KR950009682B1 - 병렬 증분기를 이용한 2의 보수기

Info

Publication number: KR950009682B1
Application number: KR1019930007365A
Authority: KR
Inventors: 장현식
Original assignee: 현대전자산업주식회사; 김주용
Priority date: 1993-04-30
Filing date: 1993-04-30
Publication date: 1995-08-26
Also published as: JP3178497B2; TW263577B; US5495431A; JPH076022A

Abstract

내용 없음.

Description

병렬 증분기를 이용한 2의 보수기

제1도는 종래의 4비트 입력을 갖는 2의 보수기를 도시한 로직구성도.

제2도는 본 발명의 병렬 증분기를 이용한 2의 보수기의 제1실시예를 도시한 블럭구성도.

제3도는 본 발명의 제1실시예에 이용된 증분신호 발생기를 도시한 로직구성도.

제4도는 본 발명에 이용된 조건부 증분기의 한예를 도시한 로직구성도.

제5도는 본 발명의 병렬 증분기를 이용한 2의 보수기의 제2실시예를 도시한 블럭구성도.

제6도는 본 발명의 제2실시예에 이용된 블럭 증분신호 발생기를 도시한 로직구성도.

제7도는 본 발명에 이용된 조건부 증분기의 다른예를 도시한 회로구성도.

제8도는 종래의 2의 보수기와 본 발명의 2의 보수기의 동작속도와 비트당 사용된 트랜스터의 갯수를 비교한 결과를 도시한 도표.

* 도면의 주요부분에 대한 부호의 설명

21 : 증분신호 발생기 2A,2B,2C,2D : 조건부 증분기

51 : 블럭 증분신호 발생기 5A,5B,5C,5D : 16비트 2의 보수기

본 발명은 디지탈 컴퓨터(Digital Computer)의 디지탈 계산(Digital Arithmetic)시에 음수(Negative)를 표현하기 위하여 사용하는 보수기(Complementer)에 관한 것으로, 특히 병렬동작을 하는 조건부 증분기(Conditional Incrementer)를 이용하여 적은 면적을 차지하면서도 고속으로 동작하도록 구성한 2의 보수기(Two's Complementer)에 관한 것이다.

일반적으로, 디지탈 계산에서 음수를 표현하는 방법으로는, 예를들어 비트의 수가 '10'의 경우에 음수 '01'로 표현하는 1의 보수(On's complement)와 '01+1'로 표현하는 2의 보수(Two's Complement)등 여러가지가 있으나, 음수 계산의 효율성에 비추어 대부분의 경우에 2의 보수를 많이 사용하고 있다.

특히, 멀티플라이어(Multiplier)의 알고리즘(Algorithm)으로 많이 사용되는 부스(Booth) 방식에서는 2의 보수를 출력하는 로직(Logic)이 멀티플라이어의 임계경로에 포함되기 때문에 고속으로 동작하는 2의 보수기가 요구된다.

상기의 2의 보수를 구하는 방법에는 첫째로 비트 별로 보수시킨후, 최소 유효 비트(Least Significant Bit)인 LSB에 '1'을 더하는 방법과, 둘째로, 최소 유효 비트인 MSB 방향으로 최초의 '1'을 찾아서, 그 비트는 그대로 두고 상위의 비트를 모두 보수시키는 방법이 있다.

그러나, 상기의 첫번째 방법은 보수시킨 후에 '1'을 더해야하는 필요성 때문에 가산기(Adder)를 사용해야 하므로 면적이나 속도면에서 특성이 좋지 못하여, 종래에 주로 두번째 방법이 사용되었다.

제1도는 종래의 4비트 입력을 갖는 2의 보수기를 도시한 로직구성도로서, 다비트 중 LSB에서 MSB 방향으로 최초의 '1'을 찾아 그 비트는 그대로 두고, 그 상위의 비트를 모두 보수시키는 상기 두번째 방법을 사용하고 있다.

제1도에 도시된 바와 같이, 인에이블(Enable) 신호인 EN이 '1'이 되면 LSB인 a₀에서부터 a₄로 '1'을 찾아서 최초로 그 값이 '1'인 비트를 제외하고 그 상위의 비트를 모두 보수하여 4비트 a₃a₂a₁a₀의 값이 '0010'일 경우 그 값을 ta₃ta₂ta₁ta₀'0011'로 바꾸어 '0010'에 대한 음수를 표현한다.

상기의 동작은 순차적으로 이루어지기 때문에 비트수가 증가함에 따라 지연시간이 증가하게 되어, 고속동작을 요구하는 경우에는 회로적인 테크닉(Technique)을 사용하거나 구조적으로 동작을 제어해야하는 문제점이 존재한다.

따라서, 본 발명에서는 상기의 문제점을 제거하기 위하여, 2의 보수방법 중 비트 별로 보수시킨후, 최소 유효 비트인 LSB에 '1'을 더하는 방법을 이용하는데, 단 여기서 '1'을 더하기 위해 가산기를 사용하지 않고 증분기를 사용하여 증분신호를 모듈(Module) 별로 병렬동작우로 출력하도록 하는 2의 보수기를 제공하고자 한다.

제2도는 본 발명의 병렬 증분기를 이용한 2의 보수기의 제1실시예를 도시한 블럭구성도로서, 비트수가 16인 경우의 구조를 도시한 것이다.

우선, 16비트의 a[15:0] 값이 /a[15:0]로 반전된 후에 4비트씩 분할되어 증분신호 발생기(21)와 조건부 증분기(2A, 2B, 2C, 2D)의 입력으로 들어가고, 2의 보수기 인에이블신호 EN이 인에이블되면 증분신호 발생기(21)에서 비트입력 /a[11:0]의 값에 의해 조건부 증분기(2A, 2B, 2C, 2D)의 동작을 제어하는 네개의 inc0, inc1, inc2, inc3의 신호가 출력되어 네개의 조건부 증분기(2A, 2B, 2C, 2D)를 동작시킴으로써 입력비트 /a[15:0]의 LSB에 '1'이 더해져 음수로 표현된 값이 출력비트 ta[15:0]에 출력되게 된다.

상기 2의 보수기에서 '1'을 더하기 위해 사용된 네개의 조건부 증분기(2A, 2B, 2C, 2D)는 병렬동작을 행하기 때문에 그 동작속도가 매우 빠른 장점이 있다.

제3도는 본 발명의 제1실시예에 이용된 증분신호 발생기를 도시한 로직구성도로소, 출력 inc0는 2의 보수기 인에이블 신호 EN이 '1'로 인에이블되면 '1'로 인에이블되어 제1조건부 증분기(2A)를 동작시키고 그에따라 /a[3:0]에는 '1'이 더해져서 출력비트 ta[3:0]으로 출력되고, 출력 inc1는 EN신호와 비트입력 /a[3:0]가 모두 '1'의 값을 가질 때만 '1'로 인에이블되어 제2조건부 증분기(2B)를 동작시킴으로써 /a[7:4]에 '1'이 더해진 ta[7:4]를 출력하고, /a[3:0]중 하나의 비트라도 '0'의 값을 가지면 ta[7:4]의 값을 그대로 ta[7:4]로 출력한다. 그리고 출력 inc2는 EN신호와 비트입력 /a[7:0]가 모두 '1'의 값을 가질 때만 '1'로 인에이블되어 제3조건부 증분기(2C)를 동작시킴으로써 /a[11:8]에 '1'이 더해진 ta[11:8]를 출력하고, /a[7:0]중 하나의 비트라도 '0'의 값을 가지면 /a[11:8]의 값을 그대로 ta[11:8]로 출력하며, 출력 inc3는 EN신호와 비트입력 /a[11:0]가 모두 '1'의 값을 가질 때만 '1'로 인에이블되어 제4조건부 증분기(2D)를 동작시킴으로써 /a[15:12]에 '1'이 더해진 ta[15:12]를 출력하고, /a[11:0]중 하나의 비트라도 '0'의 값을 가지면 /a[15:12]의 값을 그대로 ta[15:12]로 출력하도록 구성되어 있다.

제4도는 본 발명에 이용된 조건부 증분기의 한예를 도시한 로직구성도서, 조건부 증분기 인에이블 신호 inck가 '1'로 인에이블되면 비트입력 /ai₊₃/ai₊₂/ai₊₁/ai에 '1'을 더하여 tai₊₃tai₊₂tai₊₁로 출력하고(예를들어, 비트입력이 '0011'이라면 '0100'을 출력한다), inck신호가 '0'이라면 비트 입력 /ai₊₃/ai₊₂/ai₊₁/ai의 값을 그대로 tai₊₃tai₊₂tai₊₁에 출력하도록 로직이 구성되어 있다(예를들어, 비트입력이 '0011'이라면 '0011'을 출력한다).

제5도는 본 발명의 병렬 증분기를 이용한 2의 보수기의 제2실시예를 도시한 블럭구성도로서, 제2도의 2보수기를 16비트용으로 구성한 것을 활용하여 많은 비트, 여기서는 64비트의 경우에서 2의 보수기를 구성한 것이다.

제6도의 블럭 증분신호 발생기를 도시한 로직구성도를 참조하여 제5도의 2보수기의 동작을 설명하면 아래와 같다.

우선, 2의 보수기 인에이블 신호 EN이 '1'로 인에이블되면 블럭 증분신호 발생기(51)에서 '1'로 인에이블된 EN0 신호가 출력되어 첫번째 16비트 2의 보수기(5A)로 입력되면 상기 제2도 내지 제4도에서 설명한 바대로 16비트 2의 보수기가 동작하여 비트입력 /a[15:0]의 상태에 따라 네개의 조건부 증분기 인에이블 신호 BINC0를 출력하여 첫번째 16비트 2의 보수기(5A)의 네개의 조건부 증분기의 동작을 제어하는 동시에, 블럭 증분신호 발생기(51)의 입력으로 들어가서 상기의 EN신호와 함께 두번째 16비트 2의 보수기(5B)의 동작을 제어하는 EN1신호를 출력하고, 출력된 EN1신호가 두번째 16비트의 2보수기(5B)로 입력되면 상기 제2도 내지 제4도에서 설명한 바대로 16비트의 2보수기가 동작하여 비트 입력 /a[31:16]의 상태에 따라 네개의 조건부 증분기 인에이블 신호 BINC1를 출력하여 두번째 16비트 2의 보수기(5B)의 네개의 조건부 증분기의 동작을 제어하는 동시에, 블럭 증분신호 발생기(51)의 입력으로 들어가서 상기의 EN, BINC0신호와 함께 세번째 16비트 2의 보수기(5C)의 동작을 제어하는 EN2신호를 출력하고, 출력된 EN2신호가 세번째 16비트 2의 보수기(5C)로 입력되면 상기 제2도 내지 제4도에서 설명한 바대로 16비트 2의 보수기가 동작하여 비트입력 /a[47:32]의 상태에 따라 네개의 조건부 증분기 인에이블신호 BINC2를 출력하여 세번째 16비트의 2의 보수기(5C)의 네개의 조건부 증분기의 동작을 제어하는 동시에, 블럭 증분신호 발생기(51)의 입력으로 들어가서 상기의 EN, BINC1신호와 함께 네번째 16비트 2의 보수기(5D)의 동작을 제어하는 EN3신호를 출력한다.

즉, 비트입력 /a[15:0]가 모두 '1'의 값을 가지고 있으면 첫번째 16비트 2의 보수기(5A)와 두번째 16비트 2의 보수기(5B)가 동작하고, 그 중 하나의 비트라도 '0'의 값을 가지고 있으면 두번째 16비트 2의 보수기(5B)는 동작하지 않는다. 마찬가지로, 세번째, 네번째 16비트 2의 보수기의 동작도 하위 16비트 2의 보수기로 입력되는 비트의 값에 의해 제어된다.

제7도는 본 발명에 이용된 조건부 증분기의 다른예로서, 패스 트랜지스터로직(Pass Transistor Logic)을 사용하여 제4도보다 더 적은 갯수의 트랜지스터로써 구성한 회로이다.

조건부 증분기 인에이블 신호 inck가 '1'로 인에이블되면 트랜지스터 Q1, Q3, Q7, Q13은 턴-오프(turn-off)되고 Q2, Q6, Q12, Q20은 턴-온(turn-on)되며, 이에 따라 비트입력 /ai의 값은 반전되어 tai로 전달되고, 비트입력 /ai₊₁은 하위 비트 /ai가 '1'이면 트랜지스터 Q5가 턴-온되어 반전된 값이 tai₊₁에 전달되고 '0'이면 트랜지스터 Q4가 턴-온되어 입력된 값이 그대로 tai₊₁으로 출력된다. 비트입력 /ai₊₂는 하위 비트 /ai, /ai₊₁이 '1'이면 트랜지스터 Q10, Q11이 턴-온되어 반전된 값이 tai₊₂에 전달되고 하위비트 /ai, /ai₊₁중 하나의 비트라도 '0'이면 트랜지스터 Q8 또는 Q9가 턴-온되어 입력된 값이 그대로 tai₊₂으로 출력되고, 비트입력 /ai₊₃은 하위 비트 /ai, /ai₊₁, /ai₊₂가 '1'이면 트랜지스터 Q17, Q18, Q19, Q20이 턴-온디어 반전된 값이 tai₊₃에 전달되고 하위 비트 /ai, ai+1, /ai₊₂중 하나의 비트라도 '0'이면 트랜지스터 Q14 또는 Q15 또는 Q16이 턴-온되어 입력된 값이 그대로 tai₊₃으로 출력된다.

그러므로, 동작의 결과는 제4도의 조건부 증분기와 같으나, 사용되는 트랜지스터의 갯수는 줄어들어 면적의 감소를 얻는 효과가 있다.

이상, 제2도 내지 제7도에서 설명한 본 발명의 2의 보수기를 디지탈 계산시에 사용하게 되면 매우 빠른 동작 속도를 구현할 수 있을 뿐만아니라, 면적면에서도 이득을 얻는 효과가 있다.

제8도는 입력이 20비트일 때의 종래의 2의 보수기와 본 발명의 2의 보수기의 동작속도와 비트당 사용된 트랜지스터의 갯수를 비교한 결과를 도시한 것으로 본 발명의 2의 보수기가 종래의 2의 보수기에 비해 속도나 면적면에서 그 특성이 우수하며, 본 발명의 2의 보수기중에서는 제7도의 조건부 증분기를 사용하여 구현한 2의 보수기가 면적면에서 더욱 유리함을 알 수 있다.

Claims

디지탈 컴퓨터의 디지탈 계산시에 입력된 비트의 값을 보수시킨 후에 1을 더하여 음수를 표현하도록 구현한 병렬 증분기를 이용한 2의 보수기에 있어서, 2의 보수기 인에이블 신호 EN이 '1'로 인에이블되면 반전된 비트입력 /a[i : 0]을 입력하여, 조건부 증분기 인에이블 신호 inck(k : 1이상)를 출력하는 증분신호 발생기(21)와, 상기 증분신호 발생기(21)의 출력인 상기 조건부 증분기 인에이블 신호 inck가 '1'의 값을 가지면 비트입력 /a[i : 0]에 1을 증분시켜 출력비트 ta[i : 0]로 출력하고, 상기 조건부 증분기 인에이블 신호 inck가 '0'의 값을 가지면 비트입력 /a[i : 0]을 그대로 출력비트 ta[i : 0]로 출력하는 병렬동작의 조건부 증분기(2A, 2B, 2C, 2D)로 구성되는 것을 특징으로 하는 병렬 증분기를 이용한 2의 보수기.
제1항에 있어서, 상기 증분신호 발생기(21)는 비트입력수가 16비트이고, 비트입력 a[15 : 0]를 네개씩으로 나누었을 경우에, 2의 보수기 인에이블 신호 EN '1'로 인에이블되면 첫번째 비트입력단 a[3 : 0]에 '1'을 증분하는 제1조건부 증분기(2A)를 인에이블시키는 inc0신호는 EN신호에 따라 인에이블되고, 두번째 비트입력단 a[7 : 4]에 '1'을 증분하는 제2조건부 증분기(2B)를 인에이블시키는 inc1신호는 상기의 첫번째 입력단 a[3 : 0]가 모두 '1'의 값을 가질 때에만 '1'로 인에이블되고, 세번째 비트 입력단 a[11 : 8]에 '1'을 증분하는 제3조건부 증분기(2C)를 인에이블시키는 inc2신호는 상기의 첫번째, 두번째 입력단 a[7 : 0]가 모두 '1'의 값을 가질 때에만 '1'로 인에이블되고, 네번째 비트입력단 a[15 : 12]에 '1'을 증분하는 제3조건부 증분기(2D)를 인에이블시키는 inc3신호는 상기의 첫번째, 두번째, 세번째 입력단 a[11 : 0]가 모두 '1'의 값을 가질 때에만 '1'로 인에이블되도록 구성되어 있는 것을 특징으로 하는 병렬 증분기를 이용한 2의 보수기.
디지탈 컴퓨터의 디지탈 계산시에 입력된 비트의 값을 보수시킨 후에 1을 더하여 음수를 표현하도록 구현한 2의 보수기의 입력 비트수를 확장하기 위하여, 16비트 2의 보수기 인에이블 신호 ENm이 '1'로 인에이블되면 반전된 비트 입력 /a[I : 0]을 입력하여, 조건부 증분기 인에이블 신호 BINCx(x : 1이상)를 출력하는 증분신호 발생기와 상기 증분신호 발생기의 출력인 BINCx가 '1'의 값을 가지면 비트입력 /a[i : 0]에 1을 증분시켜 출력비트 ta[i : 0]로 출력하고, 조건부 증분기 인에이블 신호 BINCx가 '0'의 값을 가지면 비트입력 /a[i : 0]을 그대로 출력비트 /ta[i : 0]로 출력하는 병렬동작의 조건부 증분기로 구성된 16비트 2의 보수기(5A, 5B, 5C, 5D)와 다비트 2의 보수기 인에이블 신호 EN의 값이 '1'이면 한개 또는 복수개의 상기 16비트 2의 보수기(5A, 5B, 5C, 5D)에서 출력된 조건부 증분기 인에이블 신호 BLINCx를 입력으로 하여 상기 16비트 2의 보수기(5A, 5B, 5C, 5D)의 동작을 제어하는 신호 ENm(m : 1이상)을 출력하는 블럭 증분신호 발생기(51)로 구성되는 것을 특징으로 하는 병렬 증분기를 이용한 2의 보수기.
제3항에 있어서, 상기 블럭 증분신호 발생기(51)는, 비트입력수가 64비트이고, 비트입력 a[63 : 0]를 16개씩으로 나누었을 경우에, 다비트 2의 보수기 인에이블 신호 EN '1'로 인에이블되면 첫번째 16비트 2의 보수기(5A)를 인에이블시키는 EN0신호는 상기 다비트 2의 보수기 인에이블 신호 EN에 따라 인에이블되고, 두번째 16비트 2의 보수기(5B)를 인에이블 시키는 EN1 신호는 상기 첫번째 16비트 2의 보수기의 비트입력 a[15 : 0]가 모두 '1'의 값을 가져 4비트의 조건적 증분기 인에이블 신호 BINC0가 모두 '1'의 값을 가지면 '1'로 인에이블되고, 세번째 16비트 2의 보수기(5C)를 인에이블시키는 EN2 신호는 상기 첫번째 16비트 2의 보수기의 비트입력 a[15 : 0]와 두번째 16비트 2의 보수기의 비트입력 a[31 : 16]가 모두 '1'의 값을 가져 4비트의 조건적 증분기 인에이블 BINC0, BINC1가 모두 '1'의 값을 가지면 '1'로 인에이블되고, 네번째 16비트 2의 보수기(5D)를 인에이블시키는 EN3 신호는 상기 첫번째 16비트 2의 보수기의 비트입력 a[15 : 0]와 두번째 16비트 2의 보수기의 비트입력 a[31 : 16]와 세번째 16비트 2의 보수기의 비트입력 a[47 : 32]가 모두 '1'의 값을 가져 4비트의 조건적 증분기 인에이블 신호 BINC0, BINC1, BINC2가 모두 '1'의 값을 가지면 '1'로 인에이블되도록 구성되어 있는 것을 특징으로 하는 병렬 증분기를 이용한 2의 보수기.