JPH076022A - ２の補数器 - Google Patents
２の補数器Info
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- JPH076022A JPH076022A JP6092457A JP9245794A JPH076022A JP H076022 A JPH076022 A JP H076022A JP 6092457 A JP6092457 A JP 6092457A JP 9245794 A JP9245794 A JP 9245794A JP H076022 A JPH076022 A JP H076022A
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- 230000005540 biological transmission Effects 0.000 description 21
- 238000000034 method Methods 0.000 description 11
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- 238000010276 construction Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- SZKKRCSOSQAJDE-UHFFFAOYSA-N Schradan Chemical compound CN(C)P(=O)(N(C)C)OP(=O)(N(C)C)N(C)C SZKKRCSOSQAJDE-UHFFFAOYSA-N 0.000 description 1
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
-
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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Abstract
(57)【要約】
【目的】 本発明は２進データの補数置換速度を向上さ
せることができると共に、回路構成を簡素化することが
できる２の補数器に関するものである。 【構成】 本発明の２の補数器は少なくとも２ビット以
上の２進データを１の補数化とするため反転させる反転
回路と、少なくとも２ビット以上の１の補数データの最
下位ビットの反転データを反転させるためのインバータ
とを備え、前記２の補数器は少なくとも２ビット以上の
１の補数データの中の少なくとも１ビット以上の下位ビ
ットデータと現在のビットデータとを比較して、前記少
なくとも１ビット以上の下位ビットデータが全て“１”
の値を有する場合に前記現在のビットデータを反転させ
る少なくとも一つ以上のエクスクルーシブＯＲゲートを
備えることを特徴とする。
せることができると共に、回路構成を簡素化することが
できる２の補数器に関するものである。 【構成】 本発明の２の補数器は少なくとも２ビット以
上の２進データを１の補数化とするため反転させる反転
回路と、少なくとも２ビット以上の１の補数データの最
下位ビットの反転データを反転させるためのインバータ
とを備え、前記２の補数器は少なくとも２ビット以上の
１の補数データの中の少なくとも１ビット以上の下位ビ
ットデータと現在のビットデータとを比較して、前記少
なくとも１ビット以上の下位ビットデータが全て“１”
の値を有する場合に前記現在のビットデータを反転させ
る少なくとも一つ以上のエクスクルーシブＯＲゲートを
備えることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル情報処理シ
ステム（Digilal Informalion Proccssing Systam)の演
算装置に適用する補数置換装置に関し、特に簡素な回路
構成を有し高速動作をする２の補数器（２′s Compleme
nter) に関するものである。
ステム（Digilal Informalion Proccssing Systam)の演
算装置に適用する補数置換装置に関し、特に簡素な回路
構成を有し高速動作をする２の補数器（２′s Compleme
nter) に関するものである。
【０００２】
【従来の技術】一般に、ディジタル情報処理システムの
演算装置は加算方法により４則演算を行う。さらに前記
演算装置は、減算及び除算をするため被減数に加算され
る減数の補数または被除数に加算される除数の補数を算
出する。前記補数は１の補数及び２の補数の二つがあ
り、１の補数に比べ減算及び除算過程を簡素化すること
ができる２つの補数が主に用いられている。前記２の補
数は２進データをビット別に補数置換して１の補数を算
出し、前記算出した１の補数に１を加算する過程により
算出される。これとは別に、前記２の補数は２進データ
の最小有効ビット（Least Significant Bit ；以下“Ｌ
ＳＢ”という）から最大有効ビット（Most Significant
Bit；以下“ＭＳＢ”という）側の方向で、“１”の値
を有する一番目のビットを除いた残りの上位ビット等を
反転させることにより算出される。前記２の補数を算出
する二つの方法中、一番目の方法は１の補数を算出した
後、算出された１の補数に“１”を加えるという欠点が
あるためにあまり用いられていない。さらに前記二番目
の方法は、前記一番目の方法に比べ回路が簡単であり動
作速度が早いので主に用いられている。
演算装置は加算方法により４則演算を行う。さらに前記
演算装置は、減算及び除算をするため被減数に加算され
る減数の補数または被除数に加算される除数の補数を算
出する。前記補数は１の補数及び２の補数の二つがあ
り、１の補数に比べ減算及び除算過程を簡素化すること
ができる２つの補数が主に用いられている。前記２の補
数は２進データをビット別に補数置換して１の補数を算
出し、前記算出した１の補数に１を加算する過程により
算出される。これとは別に、前記２の補数は２進データ
の最小有効ビット（Least Significant Bit ；以下“Ｌ
ＳＢ”という）から最大有効ビット（Most Significant
Bit；以下“ＭＳＢ”という）側の方向で、“１”の値
を有する一番目のビットを除いた残りの上位ビット等を
反転させることにより算出される。前記２の補数を算出
する二つの方法中、一番目の方法は１の補数を算出した
後、算出された１の補数に“１”を加えるという欠点が
あるためにあまり用いられていない。さらに前記二番目
の方法は、前記一番目の方法に比べ回路が簡単であり動
作速度が早いので主に用いられている。
【０００３】しかし、前記二番目の方法を用いた２の補
数器は、ＬＳＢからＭＳＢ側に順次動作を行うことによ
りビット数が増加するほど２の補数の算出時間が長くな
り、回路構成が複雑となる問題点を有している。前記従
来の２の補数器の問題点を、添付した図１を参照して詳
細に説明する。
数器は、ＬＳＢからＭＳＢ側に順次動作を行うことによ
りビット数が増加するほど２の補数の算出時間が長くな
り、回路構成が複雑となる問題点を有している。前記従
来の２の補数器の問題点を、添付した図１を参照して詳
細に説明する。
【０００４】図１において、第１乃至第４入力ライン
（１１〜１７）に供給される４ビットの２進データを１
ビットずつ各々入力する第１乃至第４エクスクルーシブ
ＯＲゲート（１０〜１６）と、制御ライン（１９）から
のエネーブル（条件付与）信号（ＥＮ）を共通的に入力
する第１乃至第４ＡＮＤゲート（１８〜２４）を備えた
従来の２の補数器が図示説明されている。前記第１ＡＮ
Ｄゲート（１８）は第５入力ライン（２１）からの搬送
（Carry)信号と、前記エネーブル（条件付与）信号をＡ
ＮＤ演算する。前記エネーブル信号（ＥＮ）は補数置換
の場合にハイ（ＨＩＧＨ）論理を有する。前記第１エク
スクルーシブＯＲゲート（１０）は前記第１入力ライン
（１１）からのＬＳＢデータと前記第１ＡＮＤゲート
（１８）の出力が同じ場合、“０”の値を第１出力ライ
ン（２３）に供給する。これとは別に、前記ＬＳＢ信号
と前記第１ＡＮＤゲート（１８）の出力信号の論理値が
異なる場合、前記第１エクスクルーシブＯＲゲート（１
０）は“１”の論理値を前記第１出力ライン（２３）に
供給する。結果的に、前記第１エクスクルーシブＯＲゲ
ート（１０）は、前記搬送信号が“１”の値を有する場
合、前記ＬＳＢデータを反転させる。逆に、前記搬送信
号が“０”の値を有する場合、前記第１エクスクルーシ
ブＯＲゲート（１０）は前記ＬＳＢデータをそのまま前
記第１出力ライン（２３）側に伝送する。
（１１〜１７）に供給される４ビットの２進データを１
ビットずつ各々入力する第１乃至第４エクスクルーシブ
ＯＲゲート（１０〜１６）と、制御ライン（１９）から
のエネーブル（条件付与）信号（ＥＮ）を共通的に入力
する第１乃至第４ＡＮＤゲート（１８〜２４）を備えた
従来の２の補数器が図示説明されている。前記第１ＡＮ
Ｄゲート（１８）は第５入力ライン（２１）からの搬送
（Carry)信号と、前記エネーブル（条件付与）信号をＡ
ＮＤ演算する。前記エネーブル信号（ＥＮ）は補数置換
の場合にハイ（ＨＩＧＨ）論理を有する。前記第１エク
スクルーシブＯＲゲート（１０）は前記第１入力ライン
（１１）からのＬＳＢデータと前記第１ＡＮＤゲート
（１８）の出力が同じ場合、“０”の値を第１出力ライ
ン（２３）に供給する。これとは別に、前記ＬＳＢ信号
と前記第１ＡＮＤゲート（１８）の出力信号の論理値が
異なる場合、前記第１エクスクルーシブＯＲゲート（１
０）は“１”の論理値を前記第１出力ライン（２３）に
供給する。結果的に、前記第１エクスクルーシブＯＲゲ
ート（１０）は、前記搬送信号が“１”の値を有する場
合、前記ＬＳＢデータを反転させる。逆に、前記搬送信
号が“０”の値を有する場合、前記第１エクスクルーシ
ブＯＲゲート（１０）は前記ＬＳＢデータをそのまま前
記第１出力ライン（２３）側に伝送する。
【０００５】さらに従来の２の補数器は、第１入力ライ
ン（１１）からの前記ＬＳＢデータ及び前記第５入力ラ
イン（２１）からの前記搬送信号をＯＲ演算する第１Ｏ
Ｒゲート（２６）、前記第２入力ライン（１３）からの
次下位ビットデータ及び前記第１ＯＲゲート（２６）の
出力信号をＯＲ演算する第２ＯＲゲート（２８）、さら
に前記第３入力ライン（１５）からの次上位ビットデー
タ及び前記第２ＯＲゲート（２８）の出力信号をＯＲ演
算する第３ＯＲゲート（３０）を備える。前記第２ＡＮ
Ｄゲート（２０）は前記エネーブル信号（ＥＮ）及び前
記第１ＯＲゲート（２６）の出力信号をＡＮＤ演算し、
前記ＡＮＤ演算された結果を前記第２エクスクルーシブ
ＯＲゲート（１２）に供給する。したがって、前記第２
エクスクルーシブＯＲゲート（１２）は前記ライン１３
よりの次下位ビットデータと前記第２ＡＮＤゲート（２
０）の出力信号とを比較し、比較された結果を第２出力
ライン（２５）に供給する。前記第２出力ライン（２
５）に供給されるデータは前記第１ＯＲゲート（２６）
の出力信号が“１”の値を有する場合に反転した次下位
ビットデータと同じ値を有し、逆に前記第１ＯＲゲート
（２６）の出力信号が“０”の値を有する場合には前記
次下位ビットデータと同じ値を有する。
ン（１１）からの前記ＬＳＢデータ及び前記第５入力ラ
イン（２１）からの前記搬送信号をＯＲ演算する第１Ｏ
Ｒゲート（２６）、前記第２入力ライン（１３）からの
次下位ビットデータ及び前記第１ＯＲゲート（２６）の
出力信号をＯＲ演算する第２ＯＲゲート（２８）、さら
に前記第３入力ライン（１５）からの次上位ビットデー
タ及び前記第２ＯＲゲート（２８）の出力信号をＯＲ演
算する第３ＯＲゲート（３０）を備える。前記第２ＡＮ
Ｄゲート（２０）は前記エネーブル信号（ＥＮ）及び前
記第１ＯＲゲート（２６）の出力信号をＡＮＤ演算し、
前記ＡＮＤ演算された結果を前記第２エクスクルーシブ
ＯＲゲート（１２）に供給する。したがって、前記第２
エクスクルーシブＯＲゲート（１２）は前記ライン１３
よりの次下位ビットデータと前記第２ＡＮＤゲート（２
０）の出力信号とを比較し、比較された結果を第２出力
ライン（２５）に供給する。前記第２出力ライン（２
５）に供給されるデータは前記第１ＯＲゲート（２６）
の出力信号が“１”の値を有する場合に反転した次下位
ビットデータと同じ値を有し、逆に前記第１ＯＲゲート
（２６）の出力信号が“０”の値を有する場合には前記
次下位ビットデータと同じ値を有する。
【０００６】また、前記第３ＡＮＤゲート（２２）は、
前記エネーブル信号（ＥＮ）及び前記第２ＯＲゲート
（２８）の出力信号をＡＮＤ演算し前記ＡＮＤ演算され
た結果を前記第３エクスクルーシブＯＲゲート（１４）
に供給する。前記第４ＡＮＤゲート（２４）も前記エネ
ーブル信号（ＥＮ）及び前記第３ＯＲゲート（３０）の
出力信号をＡＮＤ演算し、前記ＡＮＤ演算された結果を
前記第４エクスクルーシブＯＲゲート（１６）に供給す
る。前記第３エクスクルーシブＯＲゲート（１４）は、
前記第２エクスクルーシブＯＲゲート（１２）と同様
に、前記第２ＯＲゲート（２８）の出力信号の論理値に
より反転された次上位ビットデータまたは次上位ビット
データを前記第３出力ライン（２７）に供給する。さら
に前記第４エクスクルーシブＯＲゲート（１６）も、前
記第３エクスクルーシブＯＲゲート（１４）と同様に、
前記第３ＯＲゲート（３０）の出力信号の論理値により
反転されたＭＳＢデータまたはＭＳＢデータを前記第４
出力ライン（２９）に供給する。
前記エネーブル信号（ＥＮ）及び前記第２ＯＲゲート
（２８）の出力信号をＡＮＤ演算し前記ＡＮＤ演算され
た結果を前記第３エクスクルーシブＯＲゲート（１４）
に供給する。前記第４ＡＮＤゲート（２４）も前記エネ
ーブル信号（ＥＮ）及び前記第３ＯＲゲート（３０）の
出力信号をＡＮＤ演算し、前記ＡＮＤ演算された結果を
前記第４エクスクルーシブＯＲゲート（１６）に供給す
る。前記第３エクスクルーシブＯＲゲート（１４）は、
前記第２エクスクルーシブＯＲゲート（１２）と同様
に、前記第２ＯＲゲート（２８）の出力信号の論理値に
より反転された次上位ビットデータまたは次上位ビット
データを前記第３出力ライン（２７）に供給する。さら
に前記第４エクスクルーシブＯＲゲート（１６）も、前
記第３エクスクルーシブＯＲゲート（１４）と同様に、
前記第３ＯＲゲート（３０）の出力信号の論理値により
反転されたＭＳＢデータまたはＭＳＢデータを前記第４
出力ライン（２９）に供給する。
【０００７】実際に、図１に示された２の補数器は第１
乃至第４入力ランイ（１１〜１７）に“００１０”の論
理値を有するデータが入力される場合に“１１１０”の
論理値を有する２の補数データを発生する。
乃至第４入力ランイ（１１〜１７）に“００１０”の論
理値を有するデータが入力される場合に“１１１０”の
論理値を有する２の補数データを発生する。
【０００８】
【発明が解決しようとする課題】しかし、従来の２の補
数器は、２進データをＬＳＢデータからＭＳＢデータま
で順次演算することにより補数化するのでデータのビッ
ト数が増加するほど補数置換速度が低下する。さらに従
来の２の補数器は、補数化するデータのビット数が増加
するほど回路が複雑となる問題点を有していた。
数器は、２進データをＬＳＢデータからＭＳＢデータま
で順次演算することにより補数化するのでデータのビッ
ト数が増加するほど補数置換速度が低下する。さらに従
来の２の補数器は、補数化するデータのビット数が増加
するほど回路が複雑となる問題点を有していた。
【０００９】したがって、本発明の目的は補数置換の速
度が速く簡素な回路構成を有する２の補数器を提供する
ことにある。
度が速く簡素な回路構成を有する２の補数器を提供する
ことにある。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明の２の補数器は少なくとも２ビット以上の２
進データを１の補数化とするため反転させる反転回路
と、前記少なくとも２ビット以上の１の補数データの最
下位ビットの反転データを反転させるための反転手段
と、前記少なくとも２ビット以上の１の補数データの中
の少なくとも１ビット以上の下位ビットデータと現在の
ビットデータとを比較し、前記少なくとも１ビット以上
の下位ビットデータが全て特定論理を有する場合に前記
現在のビットデータを反転させる少なくとも一つ以上の
比較手段とを備えることを特徴とする２の補数器にあ
る。
め、本発明の２の補数器は少なくとも２ビット以上の２
進データを１の補数化とするため反転させる反転回路
と、前記少なくとも２ビット以上の１の補数データの最
下位ビットの反転データを反転させるための反転手段
と、前記少なくとも２ビット以上の１の補数データの中
の少なくとも１ビット以上の下位ビットデータと現在の
ビットデータとを比較し、前記少なくとも１ビット以上
の下位ビットデータが全て特定論理を有する場合に前記
現在のビットデータを反転させる少なくとも一つ以上の
比較手段とを備えることを特徴とする２の補数器にあ
る。
【００１１】
【作用】前記構成により、本発明の２の補数器は１の補
数に１を加算する過程をビット別に並列処理して補数置
換速度を向上させることができ、回路の構成を簡素化す
ることができる。
数に１を加算する過程をビット別に並列処理して補数置
換速度を向上させることができ、回路の構成を簡素化す
ることができる。
【００１２】
【実施例】以下図について、本発明補数器の実施の態様
について詳細説明する。図２において、制御ライン（３
１）からエネーブル（条件付与）信号（ＥＮ）及び、第
１乃至第３入力ライン（３３，３５，３７）から１２ビ
ットの反転したデータ（／ａ0 〜／ａ11) を入力する増
分信号発生器（３２）を備える本発明の実施例による２
の補数器が説明されている。前記増分信号発生器（３
２）は前記エネーブル信号（ＥＮ）及び前記１２ビット
の反転したデータ（／ａ0 〜／ａ11) を組み合わせて第
１乃至第４増分信号（ｉｎｃ1 〜ｉｎｃ4)を発生する。
について詳細説明する。図２において、制御ライン（３
１）からエネーブル（条件付与）信号（ＥＮ）及び、第
１乃至第３入力ライン（３３，３５，３７）から１２ビ
ットの反転したデータ（／ａ0 〜／ａ11) を入力する増
分信号発生器（３２）を備える本発明の実施例による２
の補数器が説明されている。前記増分信号発生器（３
２）は前記エネーブル信号（ＥＮ）及び前記１２ビット
の反転したデータ（／ａ0 〜／ａ11) を組み合わせて第
１乃至第４増分信号（ｉｎｃ1 〜ｉｎｃ4)を発生する。
【００１３】前記２の補数器は、前記増分信号発生器
（３２）からの第１乃至第４増分信号（ｉｎｃ1 〜ｉｎ
ｃ4)を各々入力する第１乃至第４条件付与増分器（３４
〜４０）を増分信号発生器（３２）の出力側にそれぞれ
接続する。前記第１条件付与増分器（３４）は、前記増
分信号発生器（３２）からの第１増分信号（ｉｎｃ1 ）
がハイ（ＨＩＧＨ）論理を有する場合に前記第１入力ラ
イン（３３）からの４ビットの反転データ（／ａ0 〜／
ａ3)に１を加算し、さらに前記加算された１ビットの反
転データを第１出力ライン４１を介して送り出す。逆
に、前記第１増分信号（ｉｎｃ1 ）がロー（ＬＯＷ）論
理を有する場合、前記第１条件付与増分器（３４）は前
記第１入力ライン（３３）からの前記１ビットの反転デ
ータ（／ａ0〜／ａ3)を、そのまま前記第１出力ライン
（４１）に供給する。
（３２）からの第１乃至第４増分信号（ｉｎｃ1 〜ｉｎ
ｃ4)を各々入力する第１乃至第４条件付与増分器（３４
〜４０）を増分信号発生器（３２）の出力側にそれぞれ
接続する。前記第１条件付与増分器（３４）は、前記増
分信号発生器（３２）からの第１増分信号（ｉｎｃ1 ）
がハイ（ＨＩＧＨ）論理を有する場合に前記第１入力ラ
イン（３３）からの４ビットの反転データ（／ａ0 〜／
ａ3)に１を加算し、さらに前記加算された１ビットの反
転データを第１出力ライン４１を介して送り出す。逆
に、前記第１増分信号（ｉｎｃ1 ）がロー（ＬＯＷ）論
理を有する場合、前記第１条件付与増分器（３４）は前
記第１入力ライン（３３）からの前記１ビットの反転デ
ータ（／ａ0〜／ａ3)を、そのまま前記第１出力ライン
（４１）に供給する。
【００１４】さらに前記増分信号発生器（３２）からの
第２増分信号（ｉｎｃ2)及び、前記第２入力ライン（３
５）からの前記４ビットの反転データ（／ａ4 〜／ａ7)
を入力する第２条件付与増分器（３６）と、前記増分信
号発生器（３２）からの第３増分信号（ｉｎｃ3 ）及
び、前記第３入力ライン（３７）からの前記４ビットの
反転データ（／ａ8 〜／ａ11) を入力する第３条件付与
増分器（３８）と、さらに前記増分信号発生器（３２）
からの第４増分信号（ｉｎｃ4 ）及び、第４入力ライン
（３９）からの前記４ビットの反転データ（／ａ12〜／
ａ15) を入力する第４条件付与増分器（４０）は、前記
第１条件付増分器（３４）と同じく動作する。また前記
第２乃至第４条件付与増分器（３６〜４０）は、第２乃
至第４出力ライン（４３〜４７）に入力された反転デー
タまたは“１”が加算された４ビットの反転データを各
々供給する。また、前記第１乃至第４入力ライン（３３
〜３９）に入力される前記１６ビットの反転したデータ
（／ａ0 〜／ａ15) は１６ビットのデータ（ａ0 〜
ａ15) の１の補数として、図示されていない反転回路に
発生される。
第２増分信号（ｉｎｃ2)及び、前記第２入力ライン（３
５）からの前記４ビットの反転データ（／ａ4 〜／ａ7)
を入力する第２条件付与増分器（３６）と、前記増分信
号発生器（３２）からの第３増分信号（ｉｎｃ3 ）及
び、前記第３入力ライン（３７）からの前記４ビットの
反転データ（／ａ8 〜／ａ11) を入力する第３条件付与
増分器（３８）と、さらに前記増分信号発生器（３２）
からの第４増分信号（ｉｎｃ4 ）及び、第４入力ライン
（３９）からの前記４ビットの反転データ（／ａ12〜／
ａ15) を入力する第４条件付与増分器（４０）は、前記
第１条件付増分器（３４）と同じく動作する。また前記
第２乃至第４条件付与増分器（３６〜４０）は、第２乃
至第４出力ライン（４３〜４７）に入力された反転デー
タまたは“１”が加算された４ビットの反転データを各
々供給する。また、前記第１乃至第４入力ライン（３３
〜３９）に入力される前記１６ビットの反転したデータ
（／ａ0 〜／ａ15) は１６ビットのデータ（ａ0 〜
ａ15) の１の補数として、図示されていない反転回路に
発生される。
【００１５】図３には図２に示された増分信号発生器
（３２）の詳細な回路が示されている。前記増分信号発
生器は制御ライン（３１）からエネーブル信号（ＥＮ）
を入力するバッファ（４２）と、さらに第１乃至第３入
力ライン（３３〜３７）に各々接続された第１乃至第３
ＡＮＤゲート（４４〜４８）を備える。前記バッファ
（４２）は前記制御ライン（３１）からの前記エネーブ
ル信号（ＥＮ）を緩衝し、緩衝されたエネーブル信号
（ＥＮ）を第１増分信号（ｉｎｃ1)として図２に示され
た第１条件付与増分器（３４）に供給する。前記第１Ａ
ＮＤゲート（４４）は前記第１入力ライン（３３）から
の４ビットの反転したデータ（／ａ0 〜／ａ3)をＡＮＤ
演算する。さらに前記第２ＡＮＤゲート（４６）は第２
入力ライン（３５）からの４ビットの反転したデータ
（／ａ4 〜／ａ7)をＡＮＤ演算する。前記第１及び第２
ＡＮＤゲート（４４，４６）と同様に、前記第３ＡＮＤ
ゲート（４８）も前記第３入力ライン（３７）からの４
ビットの反転したデータ（／ａ8 〜／ａ11) をＡＮＤ演
算する。
（３２）の詳細な回路が示されている。前記増分信号発
生器は制御ライン（３１）からエネーブル信号（ＥＮ）
を入力するバッファ（４２）と、さらに第１乃至第３入
力ライン（３３〜３７）に各々接続された第１乃至第３
ＡＮＤゲート（４４〜４８）を備える。前記バッファ
（４２）は前記制御ライン（３１）からの前記エネーブ
ル信号（ＥＮ）を緩衝し、緩衝されたエネーブル信号
（ＥＮ）を第１増分信号（ｉｎｃ1)として図２に示され
た第１条件付与増分器（３４）に供給する。前記第１Ａ
ＮＤゲート（４４）は前記第１入力ライン（３３）から
の４ビットの反転したデータ（／ａ0 〜／ａ3)をＡＮＤ
演算する。さらに前記第２ＡＮＤゲート（４６）は第２
入力ライン（３５）からの４ビットの反転したデータ
（／ａ4 〜／ａ7)をＡＮＤ演算する。前記第１及び第２
ＡＮＤゲート（４４，４６）と同様に、前記第３ＡＮＤ
ゲート（４８）も前記第３入力ライン（３７）からの４
ビットの反転したデータ（／ａ8 〜／ａ11) をＡＮＤ演
算する。
【００１６】また、前記増分信号発生器（３２）は前記
制御ライン（３１）からの前記エネーブル信号（ＥＮ）
を共通的に入力する第４乃至第６ＡＮＤゲート（５０〜
５４）を併列して設ける。前記第４ＡＮＤゲート（５
０）は前記エネーブル信号（ＥＮ）及び前記第１ＡＮＤ
ゲート（４４）の出力信号をＡＮＤ演算し、前記ＡＮＤ
演算された結果を第２増分信号（ｉｎｃ2)として図２に
示された第２条件付増分器（３６）に供給する。この結
果、前記第４ＡＮＤゲート（５０）は前記エネーブル信
号（ＥＮ）及び前記４ビットの反転したデータ（／ａ0
〜／ａ3 ）をＡＮＤ演算し、前記ＡＮＤ演算された結果
を図２に示した第２条件付与増分器（３６）に供給す
る。
制御ライン（３１）からの前記エネーブル信号（ＥＮ）
を共通的に入力する第４乃至第６ＡＮＤゲート（５０〜
５４）を併列して設ける。前記第４ＡＮＤゲート（５
０）は前記エネーブル信号（ＥＮ）及び前記第１ＡＮＤ
ゲート（４４）の出力信号をＡＮＤ演算し、前記ＡＮＤ
演算された結果を第２増分信号（ｉｎｃ2)として図２に
示された第２条件付増分器（３６）に供給する。この結
果、前記第４ＡＮＤゲート（５０）は前記エネーブル信
号（ＥＮ）及び前記４ビットの反転したデータ（／ａ0
〜／ａ3 ）をＡＮＤ演算し、前記ＡＮＤ演算された結果
を図２に示した第２条件付与増分器（３６）に供給す
る。
【００１７】さらに前記第５ＡＮＤゲート（５２）は前
記エネーブル信号（ＥＮ）、前記第１及び第２ＡＮＤゲ
ート（４４，４６）の出力信号等をＡＮＤ演算し、その
ＡＮＤ演算された結果を第３増分信号（ｉｎｃ3)として
図２に示された第３条件付与増分器（３８）に供給す
る。前記第５ＡＮＤゲート（５２）で出力される前記第
３増分信号（ｉｎｃ3 ）は、前記エネーブル信号（Ｅ
Ｎ）及び前記８ビットの反転されたデータ（／ａ0 〜／
ａ7)が全て“１”の値を有する場合に限りハイ（ＨＩＧ
Ｈ）論理を有するようになる。
記エネーブル信号（ＥＮ）、前記第１及び第２ＡＮＤゲ
ート（４４，４６）の出力信号等をＡＮＤ演算し、その
ＡＮＤ演算された結果を第３増分信号（ｉｎｃ3)として
図２に示された第３条件付与増分器（３８）に供給す
る。前記第５ＡＮＤゲート（５２）で出力される前記第
３増分信号（ｉｎｃ3 ）は、前記エネーブル信号（Ｅ
Ｎ）及び前記８ビットの反転されたデータ（／ａ0 〜／
ａ7)が全て“１”の値を有する場合に限りハイ（ＨＩＧ
Ｈ）論理を有するようになる。
【００１８】また、前記第６ＡＮＤゲート（５４）も前
記エネーブル信号（ＥＮ）と、前記第１乃至第３ゲート
（４４〜４８）の出力信号等をＡＮＤ演算し、前記ＡＮ
Ｄ演算された結果を第４増分信号（ｉｎｃ4)として図２
に示された第４条件付与増分器（４０）に供給する。前
記第６ＡＮＤゲート（５４）で出力される前記第４増分
信号（ｉｎｃ4)は前記エネーブル信号（ＥＮ）と前記第
１乃至第３入力ライン（３３〜３７）に供給される前記
１２ビットの反転されたデータ（／ａ0 〜／ａ 11) が全
て“１”の値を有する場合に限りハイ（ＨＩＧＨ）論理
を有する。
記エネーブル信号（ＥＮ）と、前記第１乃至第３ゲート
（４４〜４８）の出力信号等をＡＮＤ演算し、前記ＡＮ
Ｄ演算された結果を第４増分信号（ｉｎｃ4)として図２
に示された第４条件付与増分器（４０）に供給する。前
記第６ＡＮＤゲート（５４）で出力される前記第４増分
信号（ｉｎｃ4)は前記エネーブル信号（ＥＮ）と前記第
１乃至第３入力ライン（３３〜３７）に供給される前記
１２ビットの反転されたデータ（／ａ0 〜／ａ 11) が全
て“１”の値を有する場合に限りハイ（ＨＩＧＨ）論理
を有する。
【００１９】図４は図２に示された第１乃至第４条件付
与増分器（３４〜４０）の一実施例の詳細な回路図であ
る。図４に示された条件付与増分器は第１入力ライン
（４９）から増分信号（ｉｎｃK ) を共通的に入力する
第７乃至第９ＡＮＤゲート（５６〜６０）と、第２入力
ライン（５１）からｉ番目の反転データ（／ａi ）を入
力する第１エクスクルーシブＯＲゲート（６２）を備え
る。前記第７ＡＮＤゲート（５６）は前記増分信号（ｉ
ｎｃK ) 及び前記第２入力ライン（５１）からのｉ番目
の反転データ（／ａi ）をＡＮＤ演算する。前記第８Ａ
ＮＤゲート（５８）は前記増分信号（ｉｎｃK ) 、前記
第２入力ライン（５１）からのｉ番目の反転データ（／
ａi ）及び第３入力ライン（５３）からのｉ＋１番目の
反転データ（／ａi+1 ）をＡＮＤ演算する。前記第９Ａ
ＮＤゲート（５８）は前記増分信号（ｉｎｃK ) 、前記
第２入力ライン（５１）からの前記ｉ番目の反転データ
（／ａi ）、前記第３入力ライン（５３）からの前記ｉ
＋１番目の反転データ（／ａ i+1)及び第４入力ライン
（５５）からの前記ｉ＋２番目の反転データ（／ａi+2)
をＡＮＤ演算する。
与増分器（３４〜４０）の一実施例の詳細な回路図であ
る。図４に示された条件付与増分器は第１入力ライン
（４９）から増分信号（ｉｎｃK ) を共通的に入力する
第７乃至第９ＡＮＤゲート（５６〜６０）と、第２入力
ライン（５１）からｉ番目の反転データ（／ａi ）を入
力する第１エクスクルーシブＯＲゲート（６２）を備え
る。前記第７ＡＮＤゲート（５６）は前記増分信号（ｉ
ｎｃK ) 及び前記第２入力ライン（５１）からのｉ番目
の反転データ（／ａi ）をＡＮＤ演算する。前記第８Ａ
ＮＤゲート（５８）は前記増分信号（ｉｎｃK ) 、前記
第２入力ライン（５１）からのｉ番目の反転データ（／
ａi ）及び第３入力ライン（５３）からのｉ＋１番目の
反転データ（／ａi+1 ）をＡＮＤ演算する。前記第９Ａ
ＮＤゲート（５８）は前記増分信号（ｉｎｃK ) 、前記
第２入力ライン（５１）からの前記ｉ番目の反転データ
（／ａi ）、前記第３入力ライン（５３）からの前記ｉ
＋１番目の反転データ（／ａ i+1)及び第４入力ライン
（５５）からの前記ｉ＋２番目の反転データ（／ａi+2)
をＡＮＤ演算する。
【００２０】前記増分信号（ｉｎｃk ) は、最下位の反
転されたデータ（／ａ0)からｉ−１番目の反転されたデ
ータ（／ａi-1)及び前記エネーブル信号（ＥＮ）がＡＮ
Ｄ演算されることにより発生される。さらに前記増分信
号（ｉｎｃk ）は、最下位の反転されたデータ（／ａ0)
からｉ−１番目の反転されたデータ（／ａi-1)及び前記
エネーブル信号（ＥＮ）が全て“１”の値を有する場合
に限りハイ（ＨＩＧＨ）論理を有する。また、“１”は
“４Ｋ−１”であり、さらに“Ｋ”は陽の正数である。
転されたデータ（／ａ0)からｉ−１番目の反転されたデ
ータ（／ａi-1)及び前記エネーブル信号（ＥＮ）がＡＮ
Ｄ演算されることにより発生される。さらに前記増分信
号（ｉｎｃk ）は、最下位の反転されたデータ（／ａ0)
からｉ−１番目の反転されたデータ（／ａi-1)及び前記
エネーブル信号（ＥＮ）が全て“１”の値を有する場合
に限りハイ（ＨＩＧＨ）論理を有する。また、“１”は
“４Ｋ−１”であり、さらに“Ｋ”は陽の正数である。
【００２１】前記第１エクスクルーシブＯＲゲート（６
２）は前記第１入力ライン（４９）からの前記増分信号
（ｉｎｃk ) と前記第２入力ライン（５１）からの前記
ｉ番目の反転データ（／ａi ）とを比較して前記比較さ
れた結果を前記ＯＲゲート６２の第１出力ライン（５
９）に出力する。前記増分信号（ｉｎｃk ) がハイ（Ｈ
ＩＧＨ）論理を有する場合、前記第１エクスクルーシブ
ＯＲゲート（６２）の出力信号は前記ｉ番目反転データ
（／ａi ）が反転されたｉ番目のデータ（ａi )を有す
るようになる。
２）は前記第１入力ライン（４９）からの前記増分信号
（ｉｎｃk ) と前記第２入力ライン（５１）からの前記
ｉ番目の反転データ（／ａi ）とを比較して前記比較さ
れた結果を前記ＯＲゲート６２の第１出力ライン（５
９）に出力する。前記増分信号（ｉｎｃk ) がハイ（Ｈ
ＩＧＨ）論理を有する場合、前記第１エクスクルーシブ
ＯＲゲート（６２）の出力信号は前記ｉ番目反転データ
（／ａi ）が反転されたｉ番目のデータ（ａi )を有す
るようになる。
【００２２】さらに前記条件付与増分器は前記第７乃至
第９ＡＮＤゲート（５６〜６０）の出力信号を各々入力
する第２乃至第４エクスクルーシブＯＲゲート（６４〜
６８）を並列して備える。前記第２エクスクルーシブＯ
Ｒゲート（６４）は前記第７ＡＮＤゲート（５６）の出
力信号と前記第３入力ランイ（５３）からのｉ＋１番目
の反転データ（／ａi+1 ）とを比較し、前記比較された
結果、第２エクスクルーシブＯＲゲート（６４）の出力
信号は、前記ｉ番目の反転データ（／ａi+1)が反転され
たｉ＋１番目のデータ（ａi+1)成分を有する。逆に、前
記ｉ番目の反転データ（／ａi ）及び前記増分信号（ｉ
ｎｃK ) 中のいずれか一つが“０”の値を有する場合、
前記第２エクスクルーシブＯＲゲート（６４）の出力ラ
イン６１に出力信号として前記ｉ＋１番目の反転データ
（／ａi+1 ）を供給する。
第９ＡＮＤゲート（５６〜６０）の出力信号を各々入力
する第２乃至第４エクスクルーシブＯＲゲート（６４〜
６８）を並列して備える。前記第２エクスクルーシブＯ
Ｒゲート（６４）は前記第７ＡＮＤゲート（５６）の出
力信号と前記第３入力ランイ（５３）からのｉ＋１番目
の反転データ（／ａi+1 ）とを比較し、前記比較された
結果、第２エクスクルーシブＯＲゲート（６４）の出力
信号は、前記ｉ番目の反転データ（／ａi+1)が反転され
たｉ＋１番目のデータ（ａi+1)成分を有する。逆に、前
記ｉ番目の反転データ（／ａi ）及び前記増分信号（ｉ
ｎｃK ) 中のいずれか一つが“０”の値を有する場合、
前記第２エクスクルーシブＯＲゲート（６４）の出力ラ
イン６１に出力信号として前記ｉ＋１番目の反転データ
（／ａi+1 ）を供給する。
【００２３】また、前記第３エクスクルーシブＯＲゲー
ト（６６）は、前記第８ＡＮＤゲート（５８）の出力信
号と前記第４入力ライン（５５）からのｉ＋２番目の反
転データ（／ａi+2)と比較し、前記比較された結果を第
３出力ライン（６３）に供給する。前記第３出力ライン
（６３）に供給された前記第３エクスクルーシブＯＲゲ
ート（６６）の出力信号は、前記ｉ番目の反転データ
（／ａi ) 、前記ｉ＋１番目の反転データ（／ａi+1)及
び前記増分信号（ｉｎｃK ) が全て“１”の値を有する
場合に限り、前記ｉ＋２番目の反転データ（／ａi+2)が
反転したｉ＋２番目のデータ（ａi+2)を供給する。逆
に、前記ｉ番目の反転データ（／ａi ）、前記ｉ＋１番
目の反転データ（／ａi+1)及び前記増分信号（ｉｎ
ｃK ) 中のいずれか一つが“０”の値を有する場合、前
記第３エクスクルーシブＯＲゲート（６６）の出力ライ
ン６３に出力信号として前記ｉ＋２番目の反転データ
（／ａi+2 ）を供給する。
ト（６６）は、前記第８ＡＮＤゲート（５８）の出力信
号と前記第４入力ライン（５５）からのｉ＋２番目の反
転データ（／ａi+2)と比較し、前記比較された結果を第
３出力ライン（６３）に供給する。前記第３出力ライン
（６３）に供給された前記第３エクスクルーシブＯＲゲ
ート（６６）の出力信号は、前記ｉ番目の反転データ
（／ａi ) 、前記ｉ＋１番目の反転データ（／ａi+1)及
び前記増分信号（ｉｎｃK ) が全て“１”の値を有する
場合に限り、前記ｉ＋２番目の反転データ（／ａi+2)が
反転したｉ＋２番目のデータ（ａi+2)を供給する。逆
に、前記ｉ番目の反転データ（／ａi ）、前記ｉ＋１番
目の反転データ（／ａi+1)及び前記増分信号（ｉｎ
ｃK ) 中のいずれか一つが“０”の値を有する場合、前
記第３エクスクルーシブＯＲゲート（６６）の出力ライ
ン６３に出力信号として前記ｉ＋２番目の反転データ
（／ａi+2 ）を供給する。
【００２４】前記第３エクスクルーシブＯＲゲート（６
６）と同様に、前記第４エクスクルーシブＯＲゲート
（６８）は前記第９ＡＮＤゲート（６０）の出力信号と
前記第５入力ライン（５７）からのｉ＋３番目の反転デ
ータ（／ａi+3)とを比較し、前記比較された結果を第４
出力ライン（６５）に供給する。前記第４出力ライン
（６５）に供給された前記第４エクスクルーシブＯＲゲ
ート（６８）の出力信号は、前記ｉ番目の反転データ
（／ａi ）、前記ｉ＋１番目の反転データ（／ａi+1)、
前記ｉ＋２番目の反転データ（／ａi+2)及び前記増分信
号（ｉｎｃK ) が全て“１”の値を有する場合に限り、
前記ｉ＋３番目の反転データ（／ａi+3)が反転したｉ＋
３番目のデータ（ａi+3)を供給する。逆に、前記ｉ番目
の反転データ（／ａi ) 、前記ｉ＋１番目の反転データ
（／ａi+1)、前記ｉ＋２番目の反転データ（／ａi+2)及
び前記増分信号（ｉｎｃK ) 中のいずれか一つが“０”
の値を有する場合、前記第４エクスクルーシブＯＲゲー
ト（６８）の出力ライン６５には出力信号として前記ｉ
＋３番目の反転データ（／ａi+3)を供給する。
６）と同様に、前記第４エクスクルーシブＯＲゲート
（６８）は前記第９ＡＮＤゲート（６０）の出力信号と
前記第５入力ライン（５７）からのｉ＋３番目の反転デ
ータ（／ａi+3)とを比較し、前記比較された結果を第４
出力ライン（６５）に供給する。前記第４出力ライン
（６５）に供給された前記第４エクスクルーシブＯＲゲ
ート（６８）の出力信号は、前記ｉ番目の反転データ
（／ａi ）、前記ｉ＋１番目の反転データ（／ａi+1)、
前記ｉ＋２番目の反転データ（／ａi+2)及び前記増分信
号（ｉｎｃK ) が全て“１”の値を有する場合に限り、
前記ｉ＋３番目の反転データ（／ａi+3)が反転したｉ＋
３番目のデータ（ａi+3)を供給する。逆に、前記ｉ番目
の反転データ（／ａi ) 、前記ｉ＋１番目の反転データ
（／ａi+1)、前記ｉ＋２番目の反転データ（／ａi+2)及
び前記増分信号（ｉｎｃK ) 中のいずれか一つが“０”
の値を有する場合、前記第４エクスクルーシブＯＲゲー
ト（６８）の出力ライン６５には出力信号として前記ｉ
＋３番目の反転データ（／ａi+3)を供給する。
【００２５】結果的に、前記第１乃至第４出力ライン
（５９〜６５）に出力する４ビットのデータは、前記増
分信号（ｉｎｃK ) がハイ（ＨＩＧＨ）論理を有する場
合に前記第２乃至第４入力ライン（５１〜５７）に入力
する４ビットの反転データ（／ａ1 〜／ａi+1)の論理値
に“１”が加算された論理値を有する。逆に、前記増分
信号（ｉｎｃK ) がロー（ＬＯＷ）論理を有する場合、
前記第１乃至第４出力ライン（５９〜６５）に出力する
４ビットのデータは、前記第２乃至第４入力ライン（５
１〜５７）に入力する４ビットの反転データ（／ａi 〜
／ａi+1)の論理値と同じく加算された論理値を有する。
（５９〜６５）に出力する４ビットのデータは、前記増
分信号（ｉｎｃK ) がハイ（ＨＩＧＨ）論理を有する場
合に前記第２乃至第４入力ライン（５１〜５７）に入力
する４ビットの反転データ（／ａ1 〜／ａi+1)の論理値
に“１”が加算された論理値を有する。逆に、前記増分
信号（ｉｎｃK ) がロー（ＬＯＷ）論理を有する場合、
前記第１乃至第４出力ライン（５９〜６５）に出力する
４ビットのデータは、前記第２乃至第４入力ライン（５
１〜５７）に入力する４ビットの反転データ（／ａi 〜
／ａi+1)の論理値と同じく加算された論理値を有する。
【００２６】実例として、第２乃至第４入力ライン（５
１〜５７）に“００１１”の論理値を有する４ビットの
反転データ（／ａi 〜ａi+3)が入力され、前記増分信号
（ｉｎｃK ) がハイ（ＨＩＧＨ）論理を有する場合、前
記第１乃至第４出力ライン（５９〜６５）には“０１０
０”の論理値を有する４ビットの２の補数データが発生
する。
１〜５７）に“００１１”の論理値を有する４ビットの
反転データ（／ａi 〜ａi+3)が入力され、前記増分信号
（ｉｎｃK ) がハイ（ＨＩＧＨ）論理を有する場合、前
記第１乃至第４出力ライン（５９〜６５）には“０１０
０”の論理値を有する４ビットの２の補数データが発生
する。
【００２７】図５は図２に示された第１乃至第４条件付
与増分器（３４〜４０）の第２実施例の詳細回路図を示
す。図５において、前記条件付与増分器は第１入力端子
（６７）から増分信号（ｉｎｃK ) を入力する第１イン
バータ（７０）と、第２入力端子（６９）からのｉ番目
の反転データ（／ａi ) を入力する第２インバータ（７
２）を備える。前記第１インバータ（７０）は前記第１
入力端子（６７）からの前記増分信号（ｉｎｃK ) を反
転させ、前記反転した増分信号（／ｉｎｃK )を第１伝
送ライン（８５）を介して送り出す。さらに前記第２イ
ンバータ（７２）も前記第２入力端子（６９）からのｉ
番目の反転データ（／ａi ) を反転させ、前記ｉ番目の
データ（ａi ）を第２伝送ライン（８７）を介して送り
出す。
与増分器（３４〜４０）の第２実施例の詳細回路図を示
す。図５において、前記条件付与増分器は第１入力端子
（６７）から増分信号（ｉｎｃK ) を入力する第１イン
バータ（７０）と、第２入力端子（６９）からのｉ番目
の反転データ（／ａi ) を入力する第２インバータ（７
２）を備える。前記第１インバータ（７０）は前記第１
入力端子（６７）からの前記増分信号（ｉｎｃK ) を反
転させ、前記反転した増分信号（／ｉｎｃK )を第１伝
送ライン（８５）を介して送り出す。さらに前記第２イ
ンバータ（７２）も前記第２入力端子（６９）からのｉ
番目の反転データ（／ａi ) を反転させ、前記ｉ番目の
データ（ａi ）を第２伝送ライン（８７）を介して送り
出す。
【００２８】前記第２入力端子（６９）及び第１出力端
子（７７）の間には第１電界効果型トランジスタ（Ｑ
１）が接続され、前記第２伝送ライン（８７）及び前記
第１出力端子（７７）の間には第２電界効果型トランジ
スタ（Ｑ２）が接続されている。前記第１電界効果型ト
ランジスタ（Ｑ１）は、前記第１伝送ライン（８５）か
ら自らのゲートにハイ（ＨＩＧＨ）論理を有する前記反
転した増分信号（／ｉｎｃK ) が印加される場合に、前
記第２入力端子（６９）からの前記ｉ番目の反転データ
（／ａ1 ) を前記第１出力端子（７７）側に伝送する。
さらに前記第２電界効果型トランジスタ（Ｑ２）は、前
記第１入力端子（６７）から自らのゲートにハイ（ＨＩ
ＧＨ）論理を有する前記増分信号（ｉｎｃK ) が印加さ
れる場合に、前記第２伝送ライン（８７）からの前記ｉ
番目データ（ａi ) を前記第１出力端子（７７）側に伝
送する。結果的に、前記第１出力端子（７７）には前記
増分信号（ｉｎｃK ) の論理状態により前記ｉ番目の反
転データ（／ａi ）又はｉ番のデータ（ａi ）が送りだ
される。
子（７７）の間には第１電界効果型トランジスタ（Ｑ
１）が接続され、前記第２伝送ライン（８７）及び前記
第１出力端子（７７）の間には第２電界効果型トランジ
スタ（Ｑ２）が接続されている。前記第１電界効果型ト
ランジスタ（Ｑ１）は、前記第１伝送ライン（８５）か
ら自らのゲートにハイ（ＨＩＧＨ）論理を有する前記反
転した増分信号（／ｉｎｃK ) が印加される場合に、前
記第２入力端子（６９）からの前記ｉ番目の反転データ
（／ａ1 ) を前記第１出力端子（７７）側に伝送する。
さらに前記第２電界効果型トランジスタ（Ｑ２）は、前
記第１入力端子（６７）から自らのゲートにハイ（ＨＩ
ＧＨ）論理を有する前記増分信号（ｉｎｃK ) が印加さ
れる場合に、前記第２伝送ライン（８７）からの前記ｉ
番目データ（ａi ) を前記第１出力端子（７７）側に伝
送する。結果的に、前記第１出力端子（７７）には前記
増分信号（ｉｎｃK ) の論理状態により前記ｉ番目の反
転データ（／ａi ）又はｉ番のデータ（ａi ）が送りだ
される。
【００２９】さらに前記条件付与増分器は第３入力端子
（７１）からのｉ＋１番目の反転データ（／ａi+1 ）を
入力する第３インバータ（７４）と、前記第３入力端子
（７１）及び第２出力端子（７９）の間に接続された第
３電界効果型トランジスタ（Ｑ３）を備える。前記第３
インバータ（７４）は前記ｉ＋１番目の反転データ（／
ａi+1 ）を反転させ、前記ｉ＋１番目のデータ
（ａi+1 ）を第３伝送ライン（８９）に供給する。前記
第３伝送ライン（８９）及び前記第２出力端子（７９）
の間には第５及び第６電界効果型トランジスタ (Ｑ５),
(Ｑ６) が直列に接続され、さらに前記第５及び第６電
界効果型トランジスタ (Ｑ５), (Ｑ６）の間の接続点
（９３）及び、前記第３入力端子（７１）の間に第４電
界効果型トランジスタ（Ｑ４）が接続されている。
（７１）からのｉ＋１番目の反転データ（／ａi+1 ）を
入力する第３インバータ（７４）と、前記第３入力端子
（７１）及び第２出力端子（７９）の間に接続された第
３電界効果型トランジスタ（Ｑ３）を備える。前記第３
インバータ（７４）は前記ｉ＋１番目の反転データ（／
ａi+1 ）を反転させ、前記ｉ＋１番目のデータ
（ａi+1 ）を第３伝送ライン（８９）に供給する。前記
第３伝送ライン（８９）及び前記第２出力端子（７９）
の間には第５及び第６電界効果型トランジスタ (Ｑ５),
(Ｑ６) が直列に接続され、さらに前記第５及び第６電
界効果型トランジスタ (Ｑ５), (Ｑ６）の間の接続点
（９３）及び、前記第３入力端子（７１）の間に第４電
界効果型トランジスタ（Ｑ４）が接続されている。
【００３０】前記第３電界効果型トランジスタ（Ｑ３）
は、第１伝送ライン（８５）から自らのゲートにハイ
（ＨＩＧＨ）論理の前記反転した増分信号（ｉｎｃk ）
が印刷される場合、前記第３入力端子（７１）からの前
記ｉ＋１番目の反転データ（／ａi+1 ）を前記第２出力
端子（７９）側に伝送する。さらに前記第４電界効果型
トランジスタ（Ｑ４）は、前記第２伝送ライン（８７）
から自らのゲートにハイ（ＨＩＧＨ）論理を有する前記
ｉ番目のデータ（ａi ）が印加される場合、前記第３入
力端子（７１）からの前記ｉ＋１番目の反転データ（／
ａi+1 ）を前記第６電界効果型トランジスタ（Ｑ６）側
に伝送する。また、前記第５電界効果型トランジスタ
（Ｑ５）は、前記第２入力端子（６９）から自らのゲー
トに印加される前記ｉ番目の反転データ（／ａi ）がハ
イ（ＨＩＧＨ）論理を有する場合に、前記第３インバー
タ（７４）から前記第３伝送ライン（８９）を経て供給
される前記ｉ＋１番目のデータ（ａi+1 ）を前記第６電
界効果型トランジスタ（Ｑ６）側に伝送する。前記第１
入力端子（６７）から自らのゲートに前記増分信号（ｉ
ｎｃk ）を入力する前記第６電界効果型トランジスタ
（Ｑ６）は、前記増分信号（ｉｎｃk ）がハイ（ＨＩＧ
Ｈ）論理を有する場合に、前記第４電界効果型トランジ
スタ（Ｑ４）からの前記ｉ＋１番目反転データ（／ａ
i+1 ）、又は前記第５電界効果型トランジスタ（Ｑ５）
からの前記ｉ＋１番目のデータ（ａi+1 ）を前記第２出
力端子（７９）側に伝送する。
は、第１伝送ライン（８５）から自らのゲートにハイ
（ＨＩＧＨ）論理の前記反転した増分信号（ｉｎｃk ）
が印刷される場合、前記第３入力端子（７１）からの前
記ｉ＋１番目の反転データ（／ａi+1 ）を前記第２出力
端子（７９）側に伝送する。さらに前記第４電界効果型
トランジスタ（Ｑ４）は、前記第２伝送ライン（８７）
から自らのゲートにハイ（ＨＩＧＨ）論理を有する前記
ｉ番目のデータ（ａi ）が印加される場合、前記第３入
力端子（７１）からの前記ｉ＋１番目の反転データ（／
ａi+1 ）を前記第６電界効果型トランジスタ（Ｑ６）側
に伝送する。また、前記第５電界効果型トランジスタ
（Ｑ５）は、前記第２入力端子（６９）から自らのゲー
トに印加される前記ｉ番目の反転データ（／ａi ）がハ
イ（ＨＩＧＨ）論理を有する場合に、前記第３インバー
タ（７４）から前記第３伝送ライン（８９）を経て供給
される前記ｉ＋１番目のデータ（ａi+1 ）を前記第６電
界効果型トランジスタ（Ｑ６）側に伝送する。前記第１
入力端子（６７）から自らのゲートに前記増分信号（ｉ
ｎｃk ）を入力する前記第６電界効果型トランジスタ
（Ｑ６）は、前記増分信号（ｉｎｃk ）がハイ（ＨＩＧ
Ｈ）論理を有する場合に、前記第４電界効果型トランジ
スタ（Ｑ４）からの前記ｉ＋１番目反転データ（／ａ
i+1 ）、又は前記第５電界効果型トランジスタ（Ｑ５）
からの前記ｉ＋１番目のデータ（ａi+1 ）を前記第２出
力端子（７９）側に伝送する。
【００３１】前記第２出力端子（７９）には、前記増分
信号（ｉｎｃk ）及び前記ｉ番目の反転データ（／
ａi ）が全てハイ（ＨＩＧＨ）論理を有する場合、前記
ｉ＋１番目のデータ（ａi+1 ）が出力される。これとは
別に、前記増分信号（ｉｎｃk ）及び前記ｉ＋１番目の
反転データ（／ａi ）中のいずれかの一つがロー（ＬＯ
Ｗ）論理を有する場合、前記ｉ＋１番目の反転データ
（／ａi+1 ）が前記第２出力端子（７９）に出力され
る。
信号（ｉｎｃk ）及び前記ｉ番目の反転データ（／
ａi ）が全てハイ（ＨＩＧＨ）論理を有する場合、前記
ｉ＋１番目のデータ（ａi+1 ）が出力される。これとは
別に、前記増分信号（ｉｎｃk ）及び前記ｉ＋１番目の
反転データ（／ａi ）中のいずれかの一つがロー（ＬＯ
Ｗ）論理を有する場合、前記ｉ＋１番目の反転データ
（／ａi+1 ）が前記第２出力端子（７９）に出力され
る。
【００３２】また、前記条件付与増分器は第４入力端子
（７３）からのｉ＋２番目の反転データ（／ａi+2 ）を
入力する第４インバータ（７６）と、前記第４入力端子
（７３）及び第３出力端子（８１）の間に接続された第
７電界効果型トランジスタ（Ｑ７）を備える。前記第４
インバータ（７６）は前記ｉ＋２番目の反転データ（／
ａi+2 ）を反転させ、前記ｉ＋２番目のデータ
（ａi+2 ）を第４伝送ライン（９１）に供給する。前記
第４伝送ライン（９１）及び前記第３出力端子（８１）
の間には第１０乃至第１２電界効果型トランジスタ (Ｑ
１０), (Ｑ１１), (Ｑ１２) が直列に接続され、さらに
前記第１０及び第１１電界効果型トランジスタ (Ｑ１
０), (Ｑ１１) の間の接続点（９７）及び、前記第４入
力端子（７３）の間に第９電界効果型トランジスタ（Ｑ
９）が接続されている。さらに前記第１１及び第１２電
界効果型トランジスタ (Ｑ１１), (Ｑ１２) 間の接続点
（９５）及び、前記第４入力端子（７３）の間に第８電
界効果型トランジスタ（Ｑ８）が接続されている。
（７３）からのｉ＋２番目の反転データ（／ａi+2 ）を
入力する第４インバータ（７６）と、前記第４入力端子
（７３）及び第３出力端子（８１）の間に接続された第
７電界効果型トランジスタ（Ｑ７）を備える。前記第４
インバータ（７６）は前記ｉ＋２番目の反転データ（／
ａi+2 ）を反転させ、前記ｉ＋２番目のデータ
（ａi+2 ）を第４伝送ライン（９１）に供給する。前記
第４伝送ライン（９１）及び前記第３出力端子（８１）
の間には第１０乃至第１２電界効果型トランジスタ (Ｑ
１０), (Ｑ１１), (Ｑ１２) が直列に接続され、さらに
前記第１０及び第１１電界効果型トランジスタ (Ｑ１
０), (Ｑ１１) の間の接続点（９７）及び、前記第４入
力端子（７３）の間に第９電界効果型トランジスタ（Ｑ
９）が接続されている。さらに前記第１１及び第１２電
界効果型トランジスタ (Ｑ１１), (Ｑ１２) 間の接続点
（９５）及び、前記第４入力端子（７３）の間に第８電
界効果型トランジスタ（Ｑ８）が接続されている。
【００３３】前記第７電界効果型トランジスタ（Ｑ７）
は、第１伝送ライン（８５）から自らのゲートにハイ
（ＨＩＧＨ）論理の前記反転した増分信号（ｉｎｃk ）
が印加される場合、前記第４入力端子（７３）からの前
記ｉ＋２番目の反転データ（／ａi+2 ）を前記第３出力
端子（８１）側に伝送する。前記第８電界効果型トラン
ジスタ（Ｑ８）は、前記第２伝送ライン（８７）から自
らのゲートにハイ（ＨＩＧＨ）論理を有する前記ｉ番目
のデータ（ａi ）が印加される場合、前記第４入力端子
（７３）からの前記ｉ＋２番目の反転データ（／
ａi+2 ）を前記第１２電界効果型トランジスタ（Ｑ１
２）側に伝送する。前記第９電界効果型トランジスタ
（Ｑ９）は、前記第３伝送ライン（８９）から自らのゲ
ートにハイ（ＨＩＧＨ）論理を有する前記ｉ＋１番目の
データ（ａi+1 ）が印加される場合、前記第４入力端子
（７３）からの前記ｉ＋２番目の反転データ（／
ａi+2 ）を前記第１１電界効果型トランジスタ（Ｑ１
１）側に伝送する。
は、第１伝送ライン（８５）から自らのゲートにハイ
（ＨＩＧＨ）論理の前記反転した増分信号（ｉｎｃk ）
が印加される場合、前記第４入力端子（７３）からの前
記ｉ＋２番目の反転データ（／ａi+2 ）を前記第３出力
端子（８１）側に伝送する。前記第８電界効果型トラン
ジスタ（Ｑ８）は、前記第２伝送ライン（８７）から自
らのゲートにハイ（ＨＩＧＨ）論理を有する前記ｉ番目
のデータ（ａi ）が印加される場合、前記第４入力端子
（７３）からの前記ｉ＋２番目の反転データ（／
ａi+2 ）を前記第１２電界効果型トランジスタ（Ｑ１
２）側に伝送する。前記第９電界効果型トランジスタ
（Ｑ９）は、前記第３伝送ライン（８９）から自らのゲ
ートにハイ（ＨＩＧＨ）論理を有する前記ｉ＋１番目の
データ（ａi+1 ）が印加される場合、前記第４入力端子
（７３）からの前記ｉ＋２番目の反転データ（／
ａi+2 ）を前記第１１電界効果型トランジスタ（Ｑ１
１）側に伝送する。
【００３４】さらに前記第１０電界効果型トランジスタ
（Ｑ１０）は、前記第３入力端子（７１）から自らのゲ
ートに印加される前記ｉ＋１番目の反転データ（／ａ
i+1 ）がハイ（ＨＩＧＨ）論理を有する場合に、前記第
４インバータ（７６）から前記第４伝送ライン（９１）
を経て供給される前記ｉ＋２番目のデータ（／ａi+2 ）
を前記第１１電界効果型トランジスタ（Ｑ１１）側に伝
送する。
（Ｑ１０）は、前記第３入力端子（７１）から自らのゲ
ートに印加される前記ｉ＋１番目の反転データ（／ａ
i+1 ）がハイ（ＨＩＧＨ）論理を有する場合に、前記第
４インバータ（７６）から前記第４伝送ライン（９１）
を経て供給される前記ｉ＋２番目のデータ（／ａi+2 ）
を前記第１１電界効果型トランジスタ（Ｑ１１）側に伝
送する。
【００３５】前記第１１電界効果型トランジスタ（Ｑ１
１）は、前記第２入力端子（６９）から自らのゲートに
印加される前記ｉ番目の反転データ（／ａi ）がハイ
（ＨＩＧＨ）論理を有する場合、前記第９電界効果型ト
ランジスタ（Ｑ９）からの前記ｉ＋２番目の反転データ
（／ａi+2 ）、又は前記第１０電界効果型トランジスタ
（Ｑ１０）からの前記ｉ＋２番目のデータ（ａi+2 ）を
前記第１２電界効果型トランジスタ（Ｑ１２）側に伝送
する。前記第１入力端子（６７）から自らのゲートに前
記増分信号（ｉｎｃk ）を入力する前記第１２電界効果
型トランジスタ（Ｑ１２）は、前記増分信号（ｉｎ
ｃk ）がハイ（ＨＩＧＨ）論理を有する場合に、前記第
８電界効果型トランジスタ（Ｑ８）からの前記ｉ＋２番
目の反転データ（／ａi+2 ）、又は前記第５電界効果型
トランジスタ（Ｑ５）からの前記ｉ＋２番目のデータ
（ａi+2 ）及び前記ｉ＋２番目データ（ａi+2 ）を前記
第３出力端子（８１）側に伝送する。
１）は、前記第２入力端子（６９）から自らのゲートに
印加される前記ｉ番目の反転データ（／ａi ）がハイ
（ＨＩＧＨ）論理を有する場合、前記第９電界効果型ト
ランジスタ（Ｑ９）からの前記ｉ＋２番目の反転データ
（／ａi+2 ）、又は前記第１０電界効果型トランジスタ
（Ｑ１０）からの前記ｉ＋２番目のデータ（ａi+2 ）を
前記第１２電界効果型トランジスタ（Ｑ１２）側に伝送
する。前記第１入力端子（６７）から自らのゲートに前
記増分信号（ｉｎｃk ）を入力する前記第１２電界効果
型トランジスタ（Ｑ１２）は、前記増分信号（ｉｎ
ｃk ）がハイ（ＨＩＧＨ）論理を有する場合に、前記第
８電界効果型トランジスタ（Ｑ８）からの前記ｉ＋２番
目の反転データ（／ａi+2 ）、又は前記第５電界効果型
トランジスタ（Ｑ５）からの前記ｉ＋２番目のデータ
（ａi+2 ）及び前記ｉ＋２番目データ（ａi+2 ）を前記
第３出力端子（８１）側に伝送する。
【００３６】前記第３出力端子（８１）には、前記増分
信号（ｉｎｃk ）、前記ｉ番目及びｉ＋１番目の反転デ
ータ等（／ａi ),（／ａi+1 ）が全てハイ（ＨＩＧＨ）
論理を有する場合、前記ｉ＋２番目のデータ（ａi+2 ）
が出力される。これとは別に、前記増分信号（ｉｎ
ｃk ）及び前記ｉ＋１番目の反転データ等（／ａi ),
（／ａi+1 ）の中、いずれか一つがロー（ＬＯＷ）論理
を有する場合、前記ｉ＋２番目の反転データ（／
ａi+2 ）が前記第３出力端子（８１）に出力される。
信号（ｉｎｃk ）、前記ｉ番目及びｉ＋１番目の反転デ
ータ等（／ａi ),（／ａi+1 ）が全てハイ（ＨＩＧＨ）
論理を有する場合、前記ｉ＋２番目のデータ（ａi+2 ）
が出力される。これとは別に、前記増分信号（ｉｎ
ｃk ）及び前記ｉ＋１番目の反転データ等（／ａi ),
（／ａi+1 ）の中、いずれか一つがロー（ＬＯＷ）論理
を有する場合、前記ｉ＋２番目の反転データ（／
ａi+2 ）が前記第３出力端子（８１）に出力される。
【００３７】前記条件付与増分器は第５入力端子（７
５）からのｉ＋３番目の反転データ（ａi+3 ）を入力す
る第５インバータ（７８）と、前記第５入力端子（７
５）及び第４出力端子（８３）の間に接続された第１３
電界効果型トランジスタ（Ｑ１３）を備える。前記第５
インバータ（７８）は前記ｉ＋３番目の反転データ（／
ａ i+3 ）を反転させ、前記ｉ＋３番目のデータ
（ａi+3 ）を第１７電界効果型トランジスタ（Ｑ１７）
に供給する。前記第１７電界効果型トランジスタ（Ｑ１
７）及び前記第４出力端子（８３）の間には第１８乃至
第２０電界効果型トランジスタ (Ｑ１８), (Ｑ１９),
(Ｑ２０) が直列に接続され、さらに前記第１７及び第
１８電界効果型トランジスタ (Ｑ１７), (Ｑ１８) 間の
接続点（１０３）及び前記第５入力端子（７５）の間に
第１６電界効果型トランジスタ（Ｑ１６）が接続されて
いる。また、前記第１８及び第１９電界効果型トランジ
スタ（Ｑ１８), (Ｑ１９）の間の接続点（１０１）及び
前記第５入力端子（７５）の間に第１５電界効果型トラ
ンジスタ（Ｑ１５）が接続され、前記第１９及び第２０
電界効果型トランジスタ（Ｑ１９), (Ｑ２０）の間の接
続点（９９）及び前記第５入力端子（７５）の間に第１
４電界効果型トランジスタ（Ｑ１４）が接続されてい
る。前記第１３電界効果型トランジスタ（Ｑ１３）は、
第１伝送ライン（８５）から自らのゲートにハイ（ＨＩ
ＧＨ）論理の前記反転した増分信号（／ｉｎｃk ）が印
加される場合、前記第５入力端子（７５）からの前記ｉ
＋３番目の反転データ（／ａi+3 ）を前記第４出力端子
（８３）側に伝送する。前記第１４電界効果型トランジ
スタ（Ｑ１４）は前記第２伝送ライン（８７）から自ら
のゲートにハイ（ＨＩＧＨ）論理を有する前記ｉ番目デ
ータ（ａi ）が印加される場合、前記第５入力端子（７
５）からの前記ｉ＋３番目の反転データ（／ａi+3 ）を
前記第２０電界効果型トランジスタ（Ｑ２０）側に伝送
する。前記第１５電界効果型トランジスタ（Ｑ１５）は
前記第３伝送ライン（８９）から自らのゲートにハイ
（ＨＩＧＨ）論理を有する前記ｉ＋１番目のデータ（ａ
i+1 ）が印加される場合、前記第５入力端子（７５）か
らの前記ｉ＋３番目の反転データ（／ａi+3 ）を前記第
１９電界効果型トランジスタ（Ｑ１９）側に伝送する。
前記第１６電界効果型トランジスタ（Ｑ１６）は前記第
４伝送ライン（９１）から自らのゲートにハイ（ＨＩＧ
Ｈ）論理を有する前記ｉ＋２番目のデータ（ａi+2 ）が
印加される場合、前記第５入力端子（７５）からの前記
ｉ＋３番目の反転データ（ａi+3 ）を前記第１８電界効
果型トランジスタ（Ｑ１８）側に伝送する。
５）からのｉ＋３番目の反転データ（ａi+3 ）を入力す
る第５インバータ（７８）と、前記第５入力端子（７
５）及び第４出力端子（８３）の間に接続された第１３
電界効果型トランジスタ（Ｑ１３）を備える。前記第５
インバータ（７８）は前記ｉ＋３番目の反転データ（／
ａ i+3 ）を反転させ、前記ｉ＋３番目のデータ
（ａi+3 ）を第１７電界効果型トランジスタ（Ｑ１７）
に供給する。前記第１７電界効果型トランジスタ（Ｑ１
７）及び前記第４出力端子（８３）の間には第１８乃至
第２０電界効果型トランジスタ (Ｑ１８), (Ｑ１９),
(Ｑ２０) が直列に接続され、さらに前記第１７及び第
１８電界効果型トランジスタ (Ｑ１７), (Ｑ１８) 間の
接続点（１０３）及び前記第５入力端子（７５）の間に
第１６電界効果型トランジスタ（Ｑ１６）が接続されて
いる。また、前記第１８及び第１９電界効果型トランジ
スタ（Ｑ１８), (Ｑ１９）の間の接続点（１０１）及び
前記第５入力端子（７５）の間に第１５電界効果型トラ
ンジスタ（Ｑ１５）が接続され、前記第１９及び第２０
電界効果型トランジスタ（Ｑ１９), (Ｑ２０）の間の接
続点（９９）及び前記第５入力端子（７５）の間に第１
４電界効果型トランジスタ（Ｑ１４）が接続されてい
る。前記第１３電界効果型トランジスタ（Ｑ１３）は、
第１伝送ライン（８５）から自らのゲートにハイ（ＨＩ
ＧＨ）論理の前記反転した増分信号（／ｉｎｃk ）が印
加される場合、前記第５入力端子（７５）からの前記ｉ
＋３番目の反転データ（／ａi+3 ）を前記第４出力端子
（８３）側に伝送する。前記第１４電界効果型トランジ
スタ（Ｑ１４）は前記第２伝送ライン（８７）から自ら
のゲートにハイ（ＨＩＧＨ）論理を有する前記ｉ番目デ
ータ（ａi ）が印加される場合、前記第５入力端子（７
５）からの前記ｉ＋３番目の反転データ（／ａi+3 ）を
前記第２０電界効果型トランジスタ（Ｑ２０）側に伝送
する。前記第１５電界効果型トランジスタ（Ｑ１５）は
前記第３伝送ライン（８９）から自らのゲートにハイ
（ＨＩＧＨ）論理を有する前記ｉ＋１番目のデータ（ａ
i+1 ）が印加される場合、前記第５入力端子（７５）か
らの前記ｉ＋３番目の反転データ（／ａi+3 ）を前記第
１９電界効果型トランジスタ（Ｑ１９）側に伝送する。
前記第１６電界効果型トランジスタ（Ｑ１６）は前記第
４伝送ライン（９１）から自らのゲートにハイ（ＨＩＧ
Ｈ）論理を有する前記ｉ＋２番目のデータ（ａi+2 ）が
印加される場合、前記第５入力端子（７５）からの前記
ｉ＋３番目の反転データ（ａi+3 ）を前記第１８電界効
果型トランジスタ（Ｑ１８）側に伝送する。
【００３８】さらに前記第１７電界効果型トランジスタ
（Ｑ１７）は、前記第４入力端子（７３）から自らのゲ
ートに印加される前記ｉ＋２番目の反転データ（／ａ
i+2 ）がハイ（ＨＩＧＨ）論理を有する場合に、前記第
５インバータ（７８）からの前記ｉ＋３番目のデータ
（ａi+3 ）を前記第１８電界効果型トランジスタ（Ｑ１
８）側に伝送する。前記第１８電界効果型トランジスタ
（Ｑ１８）は、前記第３入力端子（７１）から自らのゲ
ートに印加される前記ｉ＋１番目の反転データ（／ａ
i+1 ）がハイ（ＨＩＧＨ）論理を有する場合、前記第１
６電界効果型トランジスタ（Ｑ１６）からの前記ｉ＋３
番目の反転データ（／ａi+3 ）、又は前記第１７電界効
果型トランジスタ（Ｑ１７）からの前記ｉ＋３番目デー
タ（ａi+3 ）を前記第１９電界効果型トランジスタ（Ｑ
１９）側に伝送する。前記第１９電界効果型トランジス
タ（Ｑ１９）は前記第２入力端子（６９）から自らのゲ
ートに印加される前記ｉ番目の反転データ（／ａi ）が
ハイ（ＨＩＧＨ）論理を有する場合に、前記第１５電界
効果型トランジスタ（Ｑ１５）からの前記ｉ＋３番目の
反転データ（／ａi+3 ）、又は前記第１８電界効果型ト
ランジスタ（Ｑ１８）からの前記ｉ＋３番目のデータ
（ａi+3 ）及び前記ｉ＋３番目の反転データ（／
ａi+ 3 ）を前記第２０電界効果型トランジスタ（Ｑ２
０）側に伝送する。前記第１入力端子（６７）から自ら
のゲートに前記増分信号（ｉｎｃk ）を入力する前記第
２０電界効果型トランジスタ（Ｑ２０）は、前記増分信
号（ｉｎｃk ）がハイ（ＨＩＧＨ）論理を有する場合に
は前記第１４電界効果型トランジスタ（Ｑ１４）からの
前記ｉ＋３番目の反転データ（／ａi+3 ）、又は前記第
１９電界効果型トランジスタ（Ｑ１９）からの前記ｉ＋
３番目の反転データ（／ａi+3 ）及び前記ｉ＋３番目デ
ータ（／ａi+3 ）を前記第４出力端子（８３）側に伝送
する。
（Ｑ１７）は、前記第４入力端子（７３）から自らのゲ
ートに印加される前記ｉ＋２番目の反転データ（／ａ
i+2 ）がハイ（ＨＩＧＨ）論理を有する場合に、前記第
５インバータ（７８）からの前記ｉ＋３番目のデータ
（ａi+3 ）を前記第１８電界効果型トランジスタ（Ｑ１
８）側に伝送する。前記第１８電界効果型トランジスタ
（Ｑ１８）は、前記第３入力端子（７１）から自らのゲ
ートに印加される前記ｉ＋１番目の反転データ（／ａ
i+1 ）がハイ（ＨＩＧＨ）論理を有する場合、前記第１
６電界効果型トランジスタ（Ｑ１６）からの前記ｉ＋３
番目の反転データ（／ａi+3 ）、又は前記第１７電界効
果型トランジスタ（Ｑ１７）からの前記ｉ＋３番目デー
タ（ａi+3 ）を前記第１９電界効果型トランジスタ（Ｑ
１９）側に伝送する。前記第１９電界効果型トランジス
タ（Ｑ１９）は前記第２入力端子（６９）から自らのゲ
ートに印加される前記ｉ番目の反転データ（／ａi ）が
ハイ（ＨＩＧＨ）論理を有する場合に、前記第１５電界
効果型トランジスタ（Ｑ１５）からの前記ｉ＋３番目の
反転データ（／ａi+3 ）、又は前記第１８電界効果型ト
ランジスタ（Ｑ１８）からの前記ｉ＋３番目のデータ
（ａi+3 ）及び前記ｉ＋３番目の反転データ（／
ａi+ 3 ）を前記第２０電界効果型トランジスタ（Ｑ２
０）側に伝送する。前記第１入力端子（６７）から自ら
のゲートに前記増分信号（ｉｎｃk ）を入力する前記第
２０電界効果型トランジスタ（Ｑ２０）は、前記増分信
号（ｉｎｃk ）がハイ（ＨＩＧＨ）論理を有する場合に
は前記第１４電界効果型トランジスタ（Ｑ１４）からの
前記ｉ＋３番目の反転データ（／ａi+3 ）、又は前記第
１９電界効果型トランジスタ（Ｑ１９）からの前記ｉ＋
３番目の反転データ（／ａi+3 ）及び前記ｉ＋３番目デ
ータ（／ａi+3 ）を前記第４出力端子（８３）側に伝送
する。
【００３９】前記第４出力端子（８３）には、前記増分
信号（ｉｎｃk ）、前記ｉ番目乃至ｉ＋２番目の反転デ
ータ等（／ａi 〜／ａi+2 ）が全てハイ（ＨＩＧＨ）論
理を有する場合、前記ｉ＋３番目データ（ａi+3 ）が出
力される。これとは別に、前記増分信号（ｉｎｃk ）及
び前記ｉ番目乃至ｉ＋２番目の反転データ（／ａi 〜／
ａi+1 ）の中のいずれかの一つがロー（ＬＯＷ）論理を
有する場合、前記ｉ＋３番目の反転データ（／ａi+3 ）
が前記第２出力端子（８３）に出力される。
信号（ｉｎｃk ）、前記ｉ番目乃至ｉ＋２番目の反転デ
ータ等（／ａi 〜／ａi+2 ）が全てハイ（ＨＩＧＨ）論
理を有する場合、前記ｉ＋３番目データ（ａi+3 ）が出
力される。これとは別に、前記増分信号（ｉｎｃk ）及
び前記ｉ番目乃至ｉ＋２番目の反転データ（／ａi 〜／
ａi+1 ）の中のいずれかの一つがロー（ＬＯＷ）論理を
有する場合、前記ｉ＋３番目の反転データ（／ａi+3 ）
が前記第２出力端子（８３）に出力される。
【００４０】図６は２０ビットのデータを補数化するた
めの従来の２の補数器、第１実施例の条件付与増分器を
有する本発明の２の補数器及び第２実施例の条件付与増
分器を有する本発明の２の補数器の補数置換速度及びビ
ット当り所要のトランジスタの数量を示している。図６
の表に示されたように、図４に示された条件付与増分器
を有する本発明の２の補数器は、従来の２の補数器に比
べ４倍ほど早く２０ビットのデータを補数置換すること
ができ、ビット当り回路構成を１／４ほど簡素化するこ
とができる。さらに図５に示された条件付与増分器を有
する本発明は、従来の２の補数器に比べ略３．８倍ほど
速い速度で２０ビットのデータを補数置換することがで
き、さらにほぼ１／２に簡素化された回路構成を有す
る。
めの従来の２の補数器、第１実施例の条件付与増分器を
有する本発明の２の補数器及び第２実施例の条件付与増
分器を有する本発明の２の補数器の補数置換速度及びビ
ット当り所要のトランジスタの数量を示している。図６
の表に示されたように、図４に示された条件付与増分器
を有する本発明の２の補数器は、従来の２の補数器に比
べ４倍ほど早く２０ビットのデータを補数置換すること
ができ、ビット当り回路構成を１／４ほど簡素化するこ
とができる。さらに図５に示された条件付与増分器を有
する本発明は、従来の２の補数器に比べ略３．８倍ほど
速い速度で２０ビットのデータを補数置換することがで
き、さらにほぼ１／２に簡素化された回路構成を有す
る。
【００４１】
【発明の効果】前述のように、本発明の２の補数器は１
の補数に１を加算する過程をビット別に並列処理して補
数置換速度を向上させることができるため、回路の構成
を簡素化することができる工業上大なる効果がある。
の補数に１を加算する過程をビット別に並列処理して補
数置換速度を向上させることができるため、回路の構成
を簡素化することができる工業上大なる効果がある。
【図１】図１は従来の２の補数器の回路図である。
【図２】図２は本発明の実施例による２の補数器のブロ
ック図である。
ック図である。
【図３】図３は図２に示された増分信号発生器の詳細回
路図である。
路図である。
【図４】図４は図２に示された条件付与増分器の第１実
施例の詳細回路図である。
施例の詳細回路図である。
【図５】図５は図２に示された条件付与増分器の第２実
施例の詳細回路図である。
施例の詳細回路図である。
【図６】図６は従来の２の補数器と、本発明の実施例に
よる２の補数器が補数置換するため所要する時間及び、
１ビットのデータの補数置換のため必要とするトランジ
スタの個数を対比した表である。
よる２の補数器が補数置換するため所要する時間及び、
１ビットのデータの補数置換のため必要とするトランジ
スタの個数を対比した表である。
１０〜１６，６２〜６８ エクスクルーシブＯＲゲート １８〜２４，４４〜６０ ＡＮＤゲート ２６〜３０ ＯＲゲート ３２ 増分信号発生器 ３４〜４０ 第１〜第４条件付与増分器 ４２，７０〜７８ インバータ Ｑ１〜Ｑ２０ 電界効果型トランジスタ
Claims (3)
- 【請求項１】 少なくとも２ビット以上の２進データを
１の補数化とするため反転させる反転回路を備える２の
補数器において、 前記少なくとも２ビット以上の１の補数データの最下位
ビットの反転データを反転させるための反転手段と、 前記少なくとも２ビット以上の１の補数データの中、少
なくとも１ビット以上の下位ビットデータと現在のビッ
トデータとを比較し、前記少なくとも１ビット以上の下
位ビットデータが全て特定論理を有する場合に、前記現
在のビットデータを反転させる少なくとも一つ以上の比
較手段とを備えることを特徴とする２の補数器。 - 【請求項２】 前記少なくとも一つ以上の比較手段が、
前記少なくとも２ビット以上の１の補数データの中、一
つ以上の下位ビットデータをＡＮＤ演算するＡＮＤ演算
手段と、 前記ＡＮＤ演算手段の出力と前記現在のビットデータと
を、排他的論理演算する排他的論理演算手段とを備える
ことを特徴とする請求項１記載の２の補数器。 - 【請求項３】 前記比較手段は、前記少なくとも２ビッ
ト以上の１の補数データ中の少なくとも一つ以上の下位
ビットデータが全て“１”の論理を有する場合に、前記
現在のビットデータを反転させることを特徴とする請求
項１記載の２の補数器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930007365A KR950009682B1 (ko) | 1993-04-30 | 1993-04-30 | 병렬 증분기를 이용한 2의 보수기 |
| KR93-7365 | 1993-04-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH076022A true JPH076022A (ja) | 1995-01-10 |
| JP3178497B2 JP3178497B2 (ja) | 2001-06-18 |
Family
ID=19354717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09245794A Expired - Fee Related JP3178497B2 (ja) | 1993-04-30 | 1994-04-28 | ２の補数器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5495431A (ja) |
| JP (1) | JP3178497B2 (ja) |
| KR (1) | KR950009682B1 (ja) |
| TW (1) | TW263577B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009043915A (ja) * | 2007-08-08 | 2009-02-26 | Achilles Corp | 透明電磁波シールド性シート |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2293469A (en) * | 1994-09-22 | 1996-03-27 | Secr Defence | Error detection in arithmetic circuit. |
| KR100464425B1 (ko) * | 2002-08-05 | 2005-01-03 | 삼성전자주식회사 | 인크리먼트 회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS634335A (ja) * | 1986-06-24 | 1988-01-09 | Nec Corp | デ−タ形式変換回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4520347A (en) * | 1982-11-22 | 1985-05-28 | Motorola, Inc. | Code conversion circuit |
| US4709226A (en) * | 1985-07-15 | 1987-11-24 | Rca Corporation | Circuitry for complementing binary numbers |
| JPH0438520A (ja) * | 1990-06-04 | 1992-02-07 | Mitsubishi Electric Corp | ２進数データ変換装置 |
-
1993
- 1993-04-30 KR KR1019930007365A patent/KR950009682B1/ko not_active IP Right Cessation
-
1994
- 1994-04-28 US US08/234,920 patent/US5495431A/en not_active Expired - Lifetime
- 1994-04-28 JP JP09245794A patent/JP3178497B2/ja not_active Expired - Fee Related
- 1994-04-29 TW TW083103877A patent/TW263577B/zh active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS634335A (ja) * | 1986-06-24 | 1988-01-09 | Nec Corp | デ−タ形式変換回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009043915A (ja) * | 2007-08-08 | 2009-02-26 | Achilles Corp | 透明電磁波シールド性シート |
Also Published As
| Publication number | Publication date |
|---|---|
| TW263577B (en) | 1995-11-21 |
| KR950009682B1 (ko) | 1995-08-26 |
| JP3178497B2 (ja) | 2001-06-18 |
| US5495431A (en) | 1996-02-27 |
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