JPS63310022A - 演算処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、算術演算装置に係り、特に内部演算に減算を
具え、ＬＳＩ化に好適な高速演算処理装置に関する。

従来の技術 従来の技術では、減算における絶対値出力を求めるには
、第２図のような回路が用いられていた。

第２図において２００は減算器、２１０は反転器、２２
０は加算器、２３０は選択回路である。減算器２ｏＯで
用いられる高速減算器については、桁上げ先見等の方法
がある。この桁上げ先見の方法を用いた減算器では、ｎ
ビットの減算において、第（ｉ−ｊ）ビット目から第ｉ
ビット目の（ｊ＋１）ビットの減算（ただし、ｎ≧ｉ≧
ｊとする）について、第（ｉ−ｊ−１）ビット目から第
（ｉ−ｊ）ビット目にボロー（桁借り、以下ボローと略
す）が生じない場合に、第ｉビット目から第（ｉ＋１）
ｉ−ｊ、ｉ　　、 ビット目にボローが生じる条件Ｉ　　　と、　第（ｉ−
ｊ−１）ビット目から第（ｉ−ｊ）ビット目にボローが
生じる場合に、第ｉビット目から第（ｉ＋１）ビット目
にボローが生じる条件工”］−”を求めることにより、
第（ｌ−コー１）ビット目からのボローから第（ｉ＋１
）ビット目の減算結果を計算することができる。減算結
果の絶対値を出力する場合には、減算結果が正の時は減
算結果をそのまま出力し、結果が負である場合の絶対値
を求めるには、第２図の反転器２１０によシ全ビットを
反転し、１を加算するために加算器２２０を付加するこ
とで、減算結果の絶対値を求めることができる。

発明が解決しようとする問題点 上記従来技術では、減算結果が正である場合には高速に
減算結果が出力されるが、減算結果が負である場合には
、２の補数を計算する回路が必要となるため、減算結果
が負である場合は出力が遅くなシ、回路構成も複雑とな
る等の問題点がある。

本発明の目的は、このような従来の問題点を改善し、減
算器に簡単な回路を内蔵することによシ、減算結果が正
の場合はその結果を出力し、減算結果が負のときには、
減算結果の２の補数、すなわち減算結果の絶対値を同時
に計算し、結果を出力することにより、高速な演算処理
装置を提供することにある。

問題点を解決するだめの手段 本発明は、被減数から減数を引く減算手段と、被減数か
ら（被減数＋１）を引きこの演算結果を反転する減算反
転手段と、前記減算手段による結果の上位あふれの値に
よりこの減算手段あるいは前記減算反転手段の結果を選
択して出力する出力手段とを有し、前記減算手段と前記
減算反転手段を同時に実行しこの結果が正である場合に
は前記減算手段の結果の出力を、負である場合には前記
減算反転手段の結果の出力を、前記出力手段を用いて出
力することを特徴とする演算処理装置である。

作用 まず、前記第１の手段を用いて減算を行ない、これによ
り減算結果が正である場合の減算結果を求める。同時に
、前記第２の手段を用いた減算により、減算結果が負で
ある場合における減算結果の２の補数形式を生成する。

この第１の減算手段及び第２の手段で得られた結果に対
し、第３の手段を用いて、減算結果が正である場合には
前記第１の手段の結果を出力し、減算結果が負である場
合には前記第２の手段による結果を出力することによっ
て、減算結果の絶対値を出力させることができる。

また、前記第２の手段を行なう回路は、第１の手段を行
なう減算回路に簡単な構成の回路を付加することにより
実現することができるため、回路素子数は従来例のよう
な減算結果が負であった場合に結果の２の補数を計算す
る手段と比較して、大幅に少なくすることができる。

実施例 以下、本発明の一実施例を説明する。

第１図は、本発明の回路構成を示したブロック図で、１
００は被減数Ｘ−減数Ｙの減算と、被減数Ｘ−（減数Ｙ
＋１）の減算を行なう減算器である。１１０は、減算器
１００からの２つの減算結果を、減算器１００の上位あ
ふれ信号を用いて減算結果の絶対値出力を行なう選択回
路である。

次に本発明の一実施例の桁上げ伝搬生成発生回路につい
て説明する。

まず、桁上げ先見の方法を用いたｎビットの減算を行な
う場合の、１ビツト目における真理値表を表１に示す。

表１ ここで、ｉビット目の被減数をＸｉ　（０≦１（ｎ）、
減数をＹｉ（０≦ｉ≦ｎ）、結果を８１（０≦ｉ≦ｎ）
、１ビツト目に生じるボローをＢｉ（０≦１（ｎ）とす
る。

（ｉ−１）ビア　ト目からのポローのない場合にｉビッ
ト目にポローが生じる条件を示す桁上げ生成関数工、は
表１より次式で示される。

Ｉ、　：　Ｘｉ、　Ｙｉ・、、−・−・・・（１）（ｉ
−１）ビット目からのポローがある場合にｉビット目に
ポローが生じる条件を示す桁上げ伝搬関数工、は、表１
より次式で示される。

工ｐ＝ｘ工＋Ｙｉ′　　・・・・・・・・・（２）また
、（ｉ−１）ビット目からのポローのない場合ににビッ
ト目（ｌ≦３≦に≦ｎ）にポローがｉ、に 生じる条件を示す桁上げ生成関数工、　は、次式％式％ 同様に、（ｉ−１）ビット目からのポローのある場合に
おいて、ｋビット目にポローが生じる条ｋ 件を示す桁上げ伝搬関数工、°　　は、次式で示される
。

Ｉｉ、に＝工ｉ、ｊ−１ｊ、に 、　　、　　・Ｉ、　　・・・・・・・・・（４）以上
の式及び表１より、ｊビット目のポローＢｉは次式で示
される。

Ｂｊ＝Ｉン”Ｂ１−１・Ｘ閤′ｊ　　　　・・・曲・・
（６）表１より、ｊビット目の減算結果−３ｊは次式で
示される。

５３＝（Ｘ、　ｅ）Ｙｊ）、Ｂ、−、＋（Ｘｊ■Ｙｊ）
−８５−。

＝Ｘｊ■Ｙ３■Ｂｊ−１０１，−６−０−６＠）（６）
式及び（６）式より、 Ｓｊ　＝ｘｊ　鴫■（”Ａ”−”Ｂ１−１・”ｐ”−’
）　−・−・・（７）（７）式より、ｊビット目の減算
結果は、（ｉ−１）とにより求まることがわかる。工Ｆ
Ｉ　”　、　福）３−’は、入力されるデータによシ計
算できるため、（ｉ−１）ビット目のポローを計算する
ことにより、ｊビット目の減算結果及びポローを計算す
ることができる。

（１式において、ｉ＝ｏのときについて考えると、’；
２＝ＸｊｅＹｊｅ　（ｘＨ”−’十Ｂ−１−福′ｊ−’
　）・−・・−（ａ）（８）式は、Ｂ＝＝Ｏのときには
、（被減数−減数）の結果を示しており、Ｂ、＝１のと
きには、（被減数）−（減数＋１）の結果であることを
示している。

ここで、ｎビットの２進数ムを２の補数で表わすと、 （９）式を変形すると、 から、 これより、 ここで、＆ｎ・・・・・・＆０は２進数ムの各ビットの
値であり、（１３）式は、−（ム＋１）が、ムの全ビッ
トの否定で表わされることを示している。

減算結果（Ｘ−Ｙ）（７）２（Ｄ補数は、（Ｘ　−Ｙ、
）＋１であるから、（１３）式を用いて、 （Ｘ−Ｙ）＋１＝−（（Ｘ−Ｙ）＋１）＋１＝−（Ｘ−
Ｙ） ＝−（（Ｘ−（Ｙ＋１））＋１，１ （１４）式により、減数結果（Ｘ−Ｙ）の２の補数は、
Ｘ−（Ｙ＋１）の結果を反転したものと等しいことがわ
かる。

また、（８）式よシ、Ｂ、＝ｏのときのｊビット目の減
算結果Ｓｊｏは、（１６）式で示される。

Ｓｊ　ｏ＝　Ｘｊ　ｅＹｊ　ｅ　Ｉン”　　　−・・・
・・＝・（１５）Ｂ−７＝１　のときのｊビット目の減
算結果Ｓｊ、は、（１６）式で示される。

ｓｊ、＝　Ｘｌ　ｅ　ｙｊ　ｅ（ＩＯ，−＋４と’　）
　＝・＝＝・（１６）ここで、Ｂ−１＝Ｏの場合という
のは、減算結果（Ｘ−Ｙ）にほかならない。

また、（１４）式における式（Ｘ−（Ｙ＋１））は、（
８）式においてｇ−、＝１としたときの減算結果、すな
わち（１６）式にほかならない。これより、減算結果の
２の補数は、（１６）式Ｓｊ、の全ビットを論１反転し
た形で与えられる。そして、（１６）式のＳｊ、の全ビ
ットを論理反転した値というのは、（１６）式における
排他的ＯＲ回路を排他的ＮＯＲ回路に置き換えれば実現
することが可能であり、これは回路の追加なしに容易に
行なうことができる。

そして、減算結果が正の場合、最上位ビットでのボロー
Ｂｎは０であシ、減算結果が負である場合には、Ｂｎは
１となるため、最上位ビットのポローを用いて、減算結
果が正である場合には（１６）式の値を選択し、減算結
果が負である場合には（１６）式の結果を論理反転した
値を選択して出力することによシ、減算結果の絶対値を
容易に、かつ高速に出力させることが可能となる。

第３図は、本発明の一実施例を４ビツトの減算器に適用
した場合のＣＭＯＳ論理回路図である。

第３図において、３００，３０４，３０８，３１２゜３
１８．３１９，３３１，３３５はインバータ回路、３０
１．３０５，３０９，３１３，３１６゜３２０．３４１
はＮＯＲ回路、３０２，３０６゜３１０．３１４，３３
３，３３８，３４４はＮＡＮＤ回路、３０３，３０７，
３１１，３１６，３１７゜３３０は０Ｒ−ＮＡＮＤ回路
、３３２，３３４゜３４５．３４６，３４７，３４８は
ムＮ　Ｄ　−ＮＯＲ回路であり、３５０は桁上げ伝搬生
成発生回路である。

また、ゲート３００と３０１及び３０４と３０５及び３
０８と３０９及び３１２に３−１３の出力は工 （２）式におケル工、の論理反転を表わす。

ゲート３００と３０２及び３０４と３０６及び３０８と
３１０及び３１２と３１４の出力は（１）式における工
、の論理反転を表わす。

ゲート３０２と３０３及び３０６と３０７及び３１０と
３１１及び３１４と３１５の出力は、各ピットのポロー
のない場合の減算結果の論理反転を示す。

ゲート３１６，３１８，３２０，３３３の出力ｉ、に は、（４）式における工、あるいは、その論理反転１１
を示しておシ、ゲート３１７，３１９，３３０゜３３２
．３３４の出力は、（３）式におけるＩＨ□にあるいは
その論理反転ＩＦｋ　を示している。

ゲート３３６，３３９，３４２の出力は、（１５）式で
示されるボローのない場合の減算結果の論理反転Ｓｊｏ
である。

ゲート３３８，３４１．３４４の出力は、（１６）式で
示されている工Ｋ“ｊ−１＋工０．ｊ−＋の演算結果あ
るい３３７．３４０，３４３の出力は、（１６）式に示
されるＳｊｌの論理反転Ｓｊ、である。

ゲート３３１の出力は、（７）式よシ、ｊ＝ｏとおいた
場合にほかならない。

ゲート３４５，３４６，３４７，３４８は絶対値出力の
選択回路であり、上位あふれ信号であるゲート３３２の
出力及びその反転信号であるゲート３３５の出力信号に
よシ、減算結果の絶対値が選択されて出力される。

以上説明した回路は、本発明の一実施例であシ、他の論
理組み合わせによっても実現できる。また、以上の説明
では、０Ｍ０３回路について説明したが、ＮＭＯ３回路
やバイポーラ回路等についても同様に構成することがで
きる。

本実施例によれば、減算回路に簡単な回路を追加するこ
とによシ、減算結果と、減算結果の２の補数値を同時に
生成させることができ、選択回路を用いることにより、
減算結果の絶対値を容易に、かつ、高速に生成できる等
の効果がある。

発明の効果 本発明によれば、減算回路に簡単な回路を付加すること
により、減算結果と減算結果の２の補数を同時に生成す
ることができるので、 （１）演算処理装置の素子数が削減でき、（２）演算処
理装置の高速化が図れ、 （３）回路構成を簡単化することができる、等の効果が
ある。

【図面の簡単な説明】

第１図は、本発明の回路構成を示したブロック図、第２
図は、従来の方法における回路構成を示したブロック図
、第３図は、本発明の一実施例を適用したＣＭＯＳ論理
回路図である。 １００・・・・・・減算器、１１０・・・・・・選択回
路、２００・・・・・・減算器、２１０・・・・・・反
転器、２３０・・・・・・選択回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 ／Ｘ−工ｌ　　　飄４［Ｓ百遍（の（色対肩ｌ第２図

Claims (2)

【特許請求の範囲】
1. （１）被減数から減数を引く減算手段と、被減数から（
   被減数＋１）を引きこの演算結果を反転する減算反転手
   段と、前記減算手段による結果の上位あふれの値により
   この減算手段あるいは前記減算反転手段の結果を選択し
   て出力する出力手段とを有し、前記減算手段と前記減算
   反転手段を同時に実行しこの結果が正である場合には前
   記減算手段の結果の出力を、負である場合には前記減算
   反転手段の結果の出力を、前記出力手段を用いて出力す
   ることを特徴とする演算処理装置。
2. （２）減算手段と減算反転手段とが同一の桁上げ伝搬生
   成発生回路により達成されることを特徴とする特許請求
   の範囲第１項記載の演算処理装置。