JPH083788B2 - 演算処理装置 - Google Patents
演算処理装置Info
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- JPH083788B2 JPH083788B2 JP62145565A JP14556587A JPH083788B2 JP H083788 B2 JPH083788 B2 JP H083788B2 JP 62145565 A JP62145565 A JP 62145565A JP 14556587 A JP14556587 A JP 14556587A JP H083788 B2 JPH083788 B2 JP H083788B2
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- subtraction result
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- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
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- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、算術演算装置に係り、特に内部演算に減算
を具え、LSI化に好適な高速演算処理装置に関する。
を具え、LSI化に好適な高速演算処理装置に関する。
従来の技術 従来の技術では、減算における絶対値出力を求めるに
は、第２図のような回路が用いられていた。第２図にお
いて200は減算器、210は反転器、220は加算器、230は選
択回路である。減算器200で用いられる高速減算器につ
いては、桁上げ先見等の方法がある。この桁上げ先見の
方法を用いた減算器では、ｎビットの減算において、第
（ｉ−ｊ）ビット目から第ｉビット目の（ｊ＋１）ビッ
トの減算（ただし、ｎｉｊとする）について、第
（ｉ−ｊ−１）ビット目から第（ｉ−ｊ）ビット目にボ
ロー（桁借り、以下ボローと略す）が生じない場合に、
第ｉビット目から第（ｉ＋１）ビット目にボローが生じ
る条件▲Ｉi-j,i g▼と、第（ｉ−ｊ−１）ビット目から
第（ｉ−ｊ）ビット目にボローが生じる場合に、第ｉビ
ット目から第（ｉ＋１）ビット目にボローが生じる条件
▲Ｉi-j,i p▼を求めることにより、第（ｉ−ｊ−１）ビ
ット目からのボローから第（ｉ＋１）ビット目の減算結
果を計算することができる。減算結果の絶対値を出力す
る場合には、減算結果が正の時は減算結果をそのまま出
力し、結果が負である場合の絶対値を求めるには、第２
図の反転器210により全ビットを反転し、１を加算する
ために加算器220を付加することで、減算結果の絶対値
を求めることができる。
は、第２図のような回路が用いられていた。第２図にお
いて200は減算器、210は反転器、220は加算器、230は選
択回路である。減算器200で用いられる高速減算器につ
いては、桁上げ先見等の方法がある。この桁上げ先見の
方法を用いた減算器では、ｎビットの減算において、第
（ｉ−ｊ）ビット目から第ｉビット目の（ｊ＋１）ビッ
トの減算（ただし、ｎｉｊとする）について、第
（ｉ−ｊ−１）ビット目から第（ｉ−ｊ）ビット目にボ
ロー（桁借り、以下ボローと略す）が生じない場合に、
第ｉビット目から第（ｉ＋１）ビット目にボローが生じ
る条件▲Ｉi-j,i g▼と、第（ｉ−ｊ−１）ビット目から
第（ｉ−ｊ）ビット目にボローが生じる場合に、第ｉビ
ット目から第（ｉ＋１）ビット目にボローが生じる条件
▲Ｉi-j,i p▼を求めることにより、第（ｉ−ｊ−１）ビ
ット目からのボローから第（ｉ＋１）ビット目の減算結
果を計算することができる。減算結果の絶対値を出力す
る場合には、減算結果が正の時は減算結果をそのまま出
力し、結果が負である場合の絶対値を求めるには、第２
図の反転器210により全ビットを反転し、１を加算する
ために加算器220を付加することで、減算結果の絶対値
を求めることができる。
発明が解決しようとする問題点 上記従来技術では、減算結果が正である場合には高速
に減算結果が出力されるが、減算結果が負である場合に
は、２の補数を計算する回路が必要となるため、減算結
果が負である場合は出力が遅くなり、回路構成も複雑と
なる等の問題点がある。
に減算結果が出力されるが、減算結果が負である場合に
は、２の補数を計算する回路が必要となるため、減算結
果が負である場合は出力が遅くなり、回路構成も複雑と
なる等の問題点がある。
本発明の目的は、このような従来の問題点を改善し、
減算器に簡単な回路を内蔵することにより、減算結果が
正の場合はその結果を出力し、減算結果が負のときに
は、減算結果の２の補数、すなわち減算結果の絶対値を
並列に計算し、結果を出力することにより、高速な演算
処理装置を提供することにある。
減算器に簡単な回路を内蔵することにより、減算結果が
正の場合はその結果を出力し、減算結果が負のときに
は、減算結果の２の補数、すなわち減算結果の絶対値を
並列に計算し、結果を出力することにより、高速な演算
処理装置を提供することにある。
問題点を解決するための手段 本発明は、被減数から減数を引く減算処理と、被減数
から（減数＋１）を引きこの演算結果の全桁を論理反転
する減算反転処理を行う減算手段と、前記減算手段によ
る結果の上位あふれの値により前記減算処理あるいは前
記減算反転処理の結果を選択して被減数と減数の差の絶
対値を出力する出力手段とを備えたことを特徴とする演
算処理装置である。
から（減数＋１）を引きこの演算結果の全桁を論理反転
する減算反転処理を行う減算手段と、前記減算手段によ
る結果の上位あふれの値により前記減算処理あるいは前
記減算反転処理の結果を選択して被減数と減数の差の絶
対値を出力する出力手段とを備えたことを特徴とする演
算処理装置である。
また前記減算手段による結果の符号の判断を、減算処
理による結果の上位あふれの値により行うことが望まし
い。
理による結果の上位あふれの値により行うことが望まし
い。
さらに前記減算処理と前記減算反転処理の桁上げの生
成発生回路が、同一の桁上げ伝搬生成回路を共用して構
成されることが望ましい。
成発生回路が、同一の桁上げ伝搬生成回路を共用して構
成されることが望ましい。
作用 まず、減算処理を行ない、これにより減算結果が正で
ある場合の減算結果を求める。並列に前記減算反転処理
を行うことにより、減算結果が負である場合における減
算結果の２の補数形式を生成する。この減算処理及び減
算反転処理で得られた結果に対し、出力手段を用いて、
減算結果が正である場合には前記減算処理の結果を出力
し、減算結果が負である場合には前記減算反転処理によ
る結果を出力することによって、減算結果の絶対値を出
力させることができる。
ある場合の減算結果を求める。並列に前記減算反転処理
を行うことにより、減算結果が負である場合における減
算結果の２の補数形式を生成する。この減算処理及び減
算反転処理で得られた結果に対し、出力手段を用いて、
減算結果が正である場合には前記減算処理の結果を出力
し、減算結果が負である場合には前記減算反転処理によ
る結果を出力することによって、減算結果の絶対値を出
力させることができる。
また、前記減算反転処理を行なう回路は、減算処理を
行なう減算回路に簡単な構成の回路を付加することによ
り実現することができるため、回路素子数は従来例のよ
うな減算結果が負であった場合に結果の２の補数を計算
する手段と比較して、大幅に少なくすることができる。
行なう減算回路に簡単な構成の回路を付加することによ
り実現することができるため、回路素子数は従来例のよ
うな減算結果が負であった場合に結果の２の補数を計算
する手段と比較して、大幅に少なくすることができる。
実施例 以下、本発明の一実施例を説明する。
第１図は、本発明の回路構成を示したブロック図で、
100は被減数Ｘ−減数Ｙの減算と、被減数Ｘ−（減数Ｙ
＋１）の減算を行なう減算器である。110は、減算器100
からの２つの減算結果を、減算器100の上位あふれ信号
を用いて減算結果の絶対値出力を行なう選択回路であ
る。
100は被減数Ｘ−減数Ｙの減算と、被減数Ｘ−（減数Ｙ
＋１）の減算を行なう減算器である。110は、減算器100
からの２つの減算結果を、減算器100の上位あふれ信号
を用いて減算結果の絶対値出力を行なう選択回路であ
る。
次に本発明の一実施例の桁上げ伝搬生成発生回路につ
いて説明する。
いて説明する。
まず、桁上げ先見の方法を用いたｎ＋１ビットの減算
を行なう場合の、ｉビット目における真理値表を表１に
示す。
を行なう場合の、ｉビット目における真理値表を表１に
示す。
ここで、ｉビット目の被減数をXi（０ｉｎ）、減
数をYi（０ｉｎ）、結果をSi（０ｉｎ）、ｉビ
ット目に生じるボローをBi（０ｉｎ）とする。
数をYi（０ｉｎ）、結果をSi（０ｉｎ）、ｉビ
ット目に生じるボローをBi（０ｉｎ）とする。
（ｉ−１）ビット目からのボローのない場合にｉビット
目にボローが生じる条件を示す桁上げ生成関数▲Ｉi g▼
は表１より次式で示される。
目にボローが生じる条件を示す桁上げ生成関数▲Ｉi g▼
は表１より次式で示される。
（ｉ−１）ビット目からのボローがある場合にｉビッ
ト目にボローが生じる条件を示す桁上げ伝搬関数▲Ｉi p
▼は、表１より次式で示される。
ト目にボローが生じる条件を示す桁上げ伝搬関数▲Ｉi p
▼は、表１より次式で示される。
また、（ｉ−１）ビット目からのボローのない場合に
ｋビット目（ｉｊｋｎ）にボローが生じる条件を
示す桁上げ生成関数▲Ｉi,k g▼は、次式で示される。
ｋビット目（ｉｊｋｎ）にボローが生じる条件を
示す桁上げ生成関数▲Ｉi,k g▼は、次式で示される。
同様に、（ｉ−１）ビット目からのボローのある場合
において、ｋビット目にボローが生じる条件を示す桁上
げ伝搬関数▲Ｉi,k p▼は、次式で示される。
において、ｋビット目にボローが生じる条件を示す桁上
げ伝搬関数▲Ｉi,k p▼は、次式で示される。
以上の式及び表１より、ｊビット目のボローBjは次式
で示される。
で示される。
表１より、ｊビット目の減算結果Sjは次式で示され
る。
る。
（５）式及び（６）式より、 （７）式より、ｊビット目の減算結果は、（ｉ−１）
ビット目のボローと、▲Ｉi,j-1 g▼，▲Ｉi,j-1 p▼を計
算することにより求まることがわかる。▲Ｉi,j-1 g▼，
▲Ｉi,j-1 p▼は、入力されるデータにより計算できるた
め、（ｉ−１）ビット目のボローを計算することによ
り、ｊビット目の減算結果及びボローを計算することが
できる。
ビット目のボローと、▲Ｉi,j-1 g▼，▲Ｉi,j-1 p▼を計
算することにより求まることがわかる。▲Ｉi,j-1 g▼，
▲Ｉi,j-1 p▼は、入力されるデータにより計算できるた
め、（ｉ−１）ビット目のボローを計算することによ
り、ｊビット目の減算結果及びボローを計算することが
できる。
（７）式において、ｉ＝０のときについて考えると、 （８）式は、B-1＝０のときには、（被減数−減数）
の結果を示しており、B-1＝１のときには、（被減数）
−（減数＋１）の結果であることを示している。
の結果を示しており、B-1＝１のときには、（被減数）
−（減数＋１）の結果であることを示している。
ここで、ｎ＋１ビットの２進数Ａを２の補数で表わす
と、 （９）式を変形すると、 ここで、 であるから、 これより、 ここで、an……a0は２進数Ａの各ビットの値であり、
（13）式は、−（Ａ＋１）が、Ａの全ビットの論理反転
で表わされることを示している。
と、 （９）式を変形すると、 ここで、 であるから、 これより、 ここで、an……a0は２進数Ａの各ビットの値であり、
（13）式は、−（Ａ＋１）が、Ａの全ビットの論理反転
で表わされることを示している。
減算結果（Ｘ−Ｙ）の２の補数は、（▲▼）＋
１であるから、（13）式を用いて、 （14）式により、減数結果（Ｘ−Ｙ）の２の補数は、
Ｘ−（Ｙ＋１）の結果の全ビットを論理反転したものと
等しいことがわかる。
１であるから、（13）式を用いて、 （14）式により、減数結果（Ｘ−Ｙ）の２の補数は、
Ｘ−（Ｙ＋１）の結果の全ビットを論理反転したものと
等しいことがわかる。
また、（８）式より、B-1＝０のときのｊビット目の
減算結果Sj0は、（15）式で示される。
減算結果Sj0は、（15）式で示される。
B-1＝１のときのｊビット目の減算結果Sj1は、（16）
式で示される。
式で示される。
ここで、B-1＝０の場合というのは、減算結果（Ｘ−
Ｙ）にほかならない。
Ｙ）にほかならない。
また、（14）式における式｛Ｘ−（Ｙ＋１）｝は、
（８）式においてB-1＝１としたときの減算結果、すな
わち（16）式にほかならない。これより、減算結果の２
の補数は、（16）式Sj1の全ビットを論理反転した形で
与えられる。そして、（16）式のSj1の全ビットを論理
反転した値というのは、（16）式における排他的OR回路
の一つを排他的NOR回路に置き換えれば実現することが
可能であり、これは回路の追加なしに容易に行なうこと
ができる。
（８）式においてB-1＝１としたときの減算結果、すな
わち（16）式にほかならない。これより、減算結果の２
の補数は、（16）式Sj1の全ビットを論理反転した形で
与えられる。そして、（16）式のSj1の全ビットを論理
反転した値というのは、（16）式における排他的OR回路
の一つを排他的NOR回路に置き換えれば実現することが
可能であり、これは回路の追加なしに容易に行なうこと
ができる。
そして、減算結果が正の場合、最上位ビットでのボロ
ーBnは０であり、減算結果が負である場合には、Bnは１
となるため、最上位ビットのボローを用いて、減算結果
が正である場合には（15）式の値を選択し、減算結果が
負である場合には（16）式の結果を論理反転した値を選
択して出力することにより、減算結果の絶対値を容易
に、かつ高速に出力させることが可能となる。
ーBnは０であり、減算結果が負である場合には、Bnは１
となるため、最上位ビットのボローを用いて、減算結果
が正である場合には（15）式の値を選択し、減算結果が
負である場合には（16）式の結果を論理反転した値を選
択して出力することにより、減算結果の絶対値を容易
に、かつ高速に出力させることが可能となる。
第３図は、本発明の一実施例を４ビットの減算器に適
用した場合のCMOS論理回路図である。第３図において、
300,304,308,312,318,319,331,335はインバータ回路、3
01,305,309,313,316,320,341はNOR回路、302,306,310,3
14,333,338,344はNAND回路、303,307,311,315,317,330
はOR−NAND回路、332,334,345,346,347,348はAND−NOR
回路であり、350は桁上げ伝搬生成発生回路である。
用した場合のCMOS論理回路図である。第３図において、
300,304,308,312,318,319,331,335はインバータ回路、3
01,305,309,313,316,320,341はNOR回路、302,306,310,3
14,333,338,344はNAND回路、303,307,311,315,317,330
はOR−NAND回路、332,334,345,346,347,348はAND−NOR
回路であり、350は桁上げ伝搬生成発生回路である。
また、ゲート301,305,309及び313の出力は（２）式に
おける▲Ｉi p▼の論理反転を表わす。
おける▲Ｉi p▼の論理反転を表わす。
ゲート302,306,310及び314の出力は（１）式における
▲Ｉi g▼の論理反転を表わす。
▲Ｉi g▼の論理反転を表わす。
ゲート303,307,311及び315の出力は、各ビットのボロ
ーのない場合の減算結果の論理反転を示す。
ーのない場合の減算結果の論理反転を示す。
ゲート316,318,320,333の出力は、（４）式における
▲Ｉi,k p▼あるいは、その論理反転 を示しており、ゲート317,319,330,332,334の出力は、
（３）式における▲Ｉi,k g▼あるいはその論理反転 を示している。
▲Ｉi,k p▼あるいは、その論理反転 を示しており、ゲート317,319,330,332,334の出力は、
（３）式における▲Ｉi,k g▼あるいはその論理反転 を示している。
ゲート336,339,342の出力は、（15）式で示されるボ
ローのない場合の減算結果の論理反転 である。
ローのない場合の減算結果の論理反転 である。
ゲート338,341,344の出力は、（16）式で示されてい
る▲Ｉ0,j-1 g▼＋▲Ｉ0,j-1 p▼の演算結果あるいはその
論理反転 であり、ゲート337,340,343の出力は、（16）式に示さ
れるSj1の論理反転 である。
る▲Ｉ0,j-1 g▼＋▲Ｉ0,j-1 p▼の演算結果あるいはその
論理反転 であり、ゲート337,340,343の出力は、（16）式に示さ
れるSj1の論理反転 である。
ゲート331の出力は、（７）式より、ｊ＝０とおいた
場合にほかならない。
場合にほかならない。
ゲート345,346,347,348は絶対値出力の選択回路であ
り、上位あふれ信号であるゲート332の出力及びその反
転信号であるゲート335の出力信号により、減算結果の
絶対値が選択されて出力される。
り、上位あふれ信号であるゲート332の出力及びその反
転信号であるゲート335の出力信号により、減算結果の
絶対値が選択されて出力される。
以上説明した回路は、本発明の一実施例であり、他の
論理組み合わせによっても実現できる。また、以上の説
明では、CMOS回路について説明したが、NMOS回路やバイ
ポーラ回路等についても同様に構成することができる。
論理組み合わせによっても実現できる。また、以上の説
明では、CMOS回路について説明したが、NMOS回路やバイ
ポーラ回路等についても同様に構成することができる。
本実施例によれば、減算回路に簡単な回路を追加する
ことにより、減算結果と、減算結果の２の補数値を並列
に生成させることができ、選択回路を用いることによ
り、減算結果の絶対値を容易に、かつ、高速に生成でき
る等の効果がある。
ことにより、減算結果と、減算結果の２の補数値を並列
に生成させることができ、選択回路を用いることによ
り、減算結果の絶対値を容易に、かつ、高速に生成でき
る等の効果がある。
発明の効果 本発明によれば、減算回路に簡単な回路を付加するこ
とにより、減算結果と減算結果の２の補数を並列に生成
することができるので、 （１）演算処理装置の素子数が削減でき、 （２）演算処理装置の高速化が図れ、 （３）回路構成を簡単化することができる、 等の効果がある。
とにより、減算結果と減算結果の２の補数を並列に生成
することができるので、 （１）演算処理装置の素子数が削減でき、 （２）演算処理装置の高速化が図れ、 （３）回路構成を簡単化することができる、 等の効果がある。
第１図は、本発明の回路構成を示したブロック図、第２
図は、従来の方法における回路構成を示したブロック
図、第３図は、本発明の一実施例を適用したCMOS論理回
路図である。 100……減算器、110……選択回路、200……減算器、210
……反転器、230……選択回路。
図は、従来の方法における回路構成を示したブロック
図、第３図は、本発明の一実施例を適用したCMOS論理回
路図である。 100……減算器、110……選択回路、200……減算器、210
……反転器、230……選択回路。
Claims (3)
- 【請求項１】被減数から減数を引く減算処理と、被減数
から（減数＋１）を引きこの演算結果の全桁を論理反転
する減算反転処理を行う減算手段と、 前記減算手段による結果の上位あふれの値により前記減
算処理あるいは前記減算反転処理の結果を選択して被減
数と減数の差の絶対値を出力する出力手段とを備えたこ
とを特徴とする演算処理装置。 - 【請求項２】減算手段による結果の符号の判断を、減算
処理による結果の上位あふれの値により行うことを特徴
とする特許請求の範囲第１項記載の演算処理装置。 - 【請求項３】減算処理と減算反転処理の桁上げの生成回
路が、同一の桁上げ伝搬生成発生回路を共用して構成さ
れることを特徴とする特許請求の範囲第１項または第２
項記載の演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145565A JPH083788B2 (ja) | 1987-06-11 | 1987-06-11 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145565A JPH083788B2 (ja) | 1987-06-11 | 1987-06-11 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63310022A JPS63310022A (ja) | 1988-12-19 |
| JPH083788B2 true JPH083788B2 (ja) | 1996-01-17 |
Family
ID=15388071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62145565A Expired - Fee Related JPH083788B2 (ja) | 1987-06-11 | 1987-06-11 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH083788B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH038018A (ja) * | 1989-06-06 | 1991-01-16 | Toshiba Corp | 符号付き絶対値加減算器 |
| JP3187402B2 (ja) * | 1989-07-26 | 2001-07-11 | 株式会社東芝 | 浮動小数点データ加減算回路 |
-
1987
- 1987-06-11 JP JP62145565A patent/JPH083788B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63310022A (ja) | 1988-12-19 |
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