JPH038018A

JPH038018A - 符号付き絶対値加減算器

Info

Publication number: JPH038018A
Application number: JP1142233A
Authority: JP
Inventors: Chikahiro Hori; 親宏堀
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-06-06
Filing date: 1989-06-06
Publication date: 1991-01-16
Also published as: US5148386A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的コ（産業上の利用分野）この発明は、符号付き絶対値を入力とし、その加減算結
果を符号付き絶対値として出力する符号付き絶対値加減
算器に関する。

（従来の技術）コンピュータの主要な応用分野に数値演算の分野がある
が、構造解析、流体力学、熱力学解析、数値解析などで
は、コンピュータの行う作業の大部分が乗算、加減算で
ある。

かつて、これらの分野は一部のエキスパートのみが取り
扱うことのできる分野であったが、コンピュータの低価
格化により今や一般的なものとなってきている。

またコンピュータが普及するにつれて、マンマシンイン
ターフェースの向上を望む声が強くなり、画像処理、信
号処理、あるいはコンピュータグラフィックなどの技術
も一般に普及してきている。

そして、これらの分野でも、コンピュータの行う大部分
の作業が乗算、加減算である。

そこで、これらの技術分野の伸長に伴い、次の二つの動
きが現れてきている。

■高速乗算、高速加減算に対する要求コンピュータの行う作業の大部分が乗算、加減算となっ
ているので、高速乗算、高速加減算かそのまま処理の高
速化を意味する。特にハードウェアによる高速化、すな
わち高速乗算器、高速加減算器を搭載したＬＳＩの要求
が強い。

■標準化への要求コンピュータが普及した現在、計算機ごとに演算結果が
異なることは非常に問題である。しかし、乗算、加減算
を繰り返し行うと演算誤差の累積が著しく、演算ビット
数が異なるだけで結果に差が出てくることがある。これ
は、整数および固定小数点については計算機の根幹をな
す２の補数表示でほとんど統一がなされているが、浮動
小数点では仮数部と指数部に割り当てるビット数が計算
機メーカーにより差があるため、特に浮動小数点演算に
おいて演算誤差が出ていた。

そこで、Ｉ　ＥＥＥが標準を定め、次第にその標準に合
わせるように統一がなされつつあり、このため、Ｉ　Ｅ
ＥＥ標準を満たす高速乗算器、高速加減算器を搭載した
ＬＳＩの要求が強くなってきている。

（発明が解決しようとする課題）上記のＩＥＥＥの定める浮動小数点フォーマットは、符
号ビット、指数部、および仮数部から成り、符号ビット
と仮数部に示されている絶対値で表わされる数値に指数
部から計算されたオフセットをつけたものが実際の数値
となる仕組みである。

しかしながら、一般のコンピュータの演算は２の補数表
示で行われている。この２の補数表示は、いわばコンピ
ュータの根幹をなすものということができ、従来のハー
ドウェアはほとんどこのフォーマットになっている。ま
た演算器の研究開発もほとんどが２の補数表示を対象と
してきた。

したがって、ＩＥＥＥの浮動小数点フォーマットの演算
を行う場合も従来のハードウェアの研究開発を活かして
２の補数表示による演算器を用いて設計するならば利点
が多くなる。

このＩ　ＥＥＥの浮動小数点フォーマットの加減算を行
う場合、まずオフセット分をバレルシフタなどで補正し
た後、加減算回路に入力し、加減算を行う手法が考えら
れるが、この加減算の際、入力はＩ　ＥＥＥフォーマッ
トにより符号付き絶対値となっている。そこで、−度２
の補数表示に変換した後、加減算回路に入力するのも一
つの手段であるが、次の表１に示すように演算方式を変
換すれば入力は２の補数表示に変換することなく絶対値
同士の加減算と符号操作で演算することができる。

（以下、余白）表１しかしこの場合でも、加減算回路の出力は２の補数表示
であるため、符号付き絶対値に再変換する必要がある。

２の補数表示では、正の場合、絶対値表示と演算結果が
変わらない。したがって、出力が正の場合、補正を加え
る必要がない。しかし、負の場合には、その表現手法の
性質から、出力から１を減じた後に各ビットを反転させ
る補正を行うことにより絶対値を得ることができる。そ
して、絶対値同士の加算結果が負になることは有り得な
い。したがって、絶対値同士の減算において結果が負に
なる場合のみが問題となる。

そこで、この場合の対策としては、次の３つの方法が考
えられる。

１、減算結果が負となったならば結果を変換する。

２、予め絶対値の大小比較を行い、減算結果が負となる
と判断される場合、減数、被減数の入れ替えを行う。

３、通常の減算と並行して減数、被減数の入れ替えを行
った減算も行なっておき、結果が正である方を選択する
。

上記１の手法の場合には、結果を変換するハードウェア
を必要とする。つまり、２の補数表示の負数を絶対値に
変換するには１を減じた後各ビットを反転する必要があ
るが、この１を減じるためのデクリメンタが必要になっ
てくるのである。そして、このデクリメンタはビット間
で桁借り信号の伝搬を必要とする。

上記２の手法の場合にも大小比較器というハードウェア
を必要とし、大小比較器は各ビットの比較結果をビット
間で伝搬させて結果を得るものなので、この場合にもビ
ット間での信号の伝搬が必要であり、比較的長い動作時
間がかかる。

したがって、これら１−および２の手法では通常の加減
算演算時間の他にこれらのハードウェアの動作時間を必
要とするので、高速動作に不利であるという問題点があ
る。

上記３の手法の場合には二つの出力の内で必要なものを
選択するので、余分な動作時間は掛からないが、並行し
て動作する加減算回路が二、っ必要となりハードウェア
量の増加が著しくなる問題点がある。

さらに上記の三つの手法では加算に対する高速化に対し
ては効果がなく、加算を高速化するためには基本の加減
算回路を高速化する必要がある。

特に、上記３の手法は加算と減算とでスピードに大差が
ないので、システムの速度を上げるためには加減算回路
そのものを高速化する必要があるが、通常、高速化のた
めにはハードウェアの増加を伴い、上記の３の加減算回
路を通常の加減算回路の２倍必要とするのでハードウェ
アの増加が許しくなる問題点があり、しかも加算時には
一方の加減算回路が無用の長物となり、ハードウェアの
利用効率が低くなる問題点もある。

この発明はこのような考察に基づいてなされたもので、
２の補数表示による加減算回路をｆｌ用しながらも動作
スピードを向上させ、ハードウニアロの増加の少ない符
号付き絶対値加減算ができる符号付き絶対値加減算器を
提供することを目的とする。

［発明の構成］（課題を解決するための手段）この発明は、二つの符号付き絶対値を入力とし、２の補
数表示による加減算の演算結果の符号と絶対値を出力す
る符号付き絶対値加減算器において、減算時に減数のビットを反転し被減数と加算すると同時
に１を加える第一演算回路と、減算時に減数のビットを
反転して被減数と加算するだけで１を加算しない第二演
算回路と、前記第一演算回路による減算結果の正負を判
定する符号判定回路と、この符号判定回路の出力に従い
前記第一演算回路の出力と前記第二演算回路の出力とを
選択する出力選択回路と、前記符号判定回路の出力によ
り前記出力選択回路の出力を反転させる出力反転回路と
を備えたものである。

またこの発明の請求項２の符号付き絶対値加減算器は、
＊＊　加算時には加数をそのまま出力し、減算時には減
数のビットを反転させて出力する入力ビット反転回路と
、前記入力ビット反転回路の出力と被加数または被減数
とを加算して１を加える通常の２の補数表示による演算
を行なう第一演算回路と、前記入力ビット反転回路の出
力と被加数または被減数とを加算するだけで１を加算し
ない第二演算回路と、加減算の判定および前記第一演算
回路による演算結果の正負を判定する符号判定回路と、
この符号判定回路が加減算の判定について加算判定し、
または加減算の判定について減算判定すると共に前記第
一演算回路の演算結果について負判定を行なう時に前記
第二演算回路の演算結果を選択し、それ以外の時には前
記第一演算回路の演算結果を選択して出力する出力選択
回路と、前記符号判定回路か減算判定する時には前記出
力選択回路の出力をビット反転して出力し、加算判定す
る時には前記出力選択回路の出力をそのまま出力する出
力ビット反転回路とを備えたものである。

（作用）通常、２の補数表示で減算を行う場合、減数の各ビット
を反転し、被減数と加算すると共にさらに１を加える。

一方、２の補数表示の負数を絶対値に変換する場合には
、１を減じた後各ビットを反転させる必要がある。した
がって、減算結果が負となった場合、２の補数表示によ
る減算時に一旦１を加算したものを再び１を減じて絶対
値に変換する無駄な操作を行うことになる。

そこで、この発明の符号付き絶対値加減算器では、通常
の２の補数表示による加減算を行う第一演算回路と並列
に、減算時には減数の各ビットを反転し、被減数と加算
するだけで１を加算しない第二演算回路とを設け、第一
演算回路の出力と第二演算回路の出力とのいずれを正規
の演算結果として出力するかを出力選択回路において第
一演算回路による減算結果の正負により選択し、さらに
前記第一演算回路の演算結果が負の時には、この出力選
択回路が選択した第二演算回路の出力に対して出力反転
回路により各ビットを反転さけて出力する。

また加算時には第二演算回路の加算出力を通常の加算演
算結果として出力する。

こうして、２の補数表示による加減算回路を用いながら
も入出力形式上では符号付き絶対値表示による加減算を
行うことかできるのである。

（実施例）以下、この発明の実施例を図に基づいて詳説する。

第１図はこの発明の一実施例を示すものであり、ＡＢ二
つの絶対値入力に対して符号に基づいて各ビットの反転
を行う入力ビット反転回路１１を備え、減算時に減数を
反転させて被減数と加算し、さらに下位からの桁上げが
あるとして１を加算することにより２の補数表示による
演算本行う第一演算回路２１と、前記入力ビット反転回
路１１と同様の入力ビット反転回路１２を備え、減算時
に減数のビットを反転して被減数に加算するだけで、下
位からの桁上げがないとして１を加算しない演算を行う
第二演算回路２２とを備えている。

また、第一、第二演算回路２１．２２．いずれも４ビッ
トとすると、さらに上位に１ビット拡張してその拡張し
たビット部分の入力は通常は０としておき、減算時には
出力の最上位ビットからの出力を符号判定回路３０に与
えるようにしである。

符号判定回路３０は第一演算回路２１の減算動作時の符
号を判定するものであり、前記第一演算回路２１の最上
位ビットが１の時に負であると判定し、その信号を出力
選択回路４０に与えるようになっている。

出力選択回路４０は、第一演算回路２１と第二演算回路
２２との演算結果のいずれを選択して出力するかを決め
る部分であり、符号判定回路３０から負符号の判定信号
が入力される時には第二演算回路２２の演算結果を選択
し、それ以外の時には第一演算回路２１の演算結果を選
択して出力ビット反転回路５０に与えるようになってい
る。

出力ピント反転回路５０は、減算結果が負の時に符号判
定回路３０から負符号の判定信号が入力されると、出力
選択回路４０からの選択出力の各ビットを反転させて絶
対値として出力するようになっている。

前記入力ビット反転回路１１．１２は第７図に示すよう
な回路構成とすることができ、絶対値Ａ。

Ｂがｎビットの時にはＡ。−Ａ、−、、Ｂｏ−Ｂ。

の各ビットに対する排他的ＯＲ回路１１１；１２］、・
・・、ｌｌｎ；１２ｎにより構成することができる。ま
た、出力ビット反転回路５０は第８図に示すような回路
構成とすることができ、出力ＡＢＳ０〜ＡＢＳ、、＋ｌ
：対する排他的ＯＲ回路５０１、・・・５０ｎにより構
成することができる。

さらに第一演算回路２１、第二演算回路２２は、第９図
に示すように入力ビット反転回路１１，１２からの各ビ
ットごとの入力に対して排他的ＯＲ回路２００１とＡＮ
Ｄ回路２０１］とて加算すると共に桁上げの有無の演算
を行い、この排他的ＯＲ回路２００１の出力に対して下
位ビットからの桁上げ信号Ｃとの加算を排他的ＯＲ回路
２００２により行い、この排他的ＯＲ回路２００２の出
力を０桁ビットの出力Ｓ。、（またはＳ。２）とする。

さらに下位ビットからの桁上げ信号Ｃと排他的ＯＲ回路
２００１の出力とをＡＮＤ回路２０１２に通してさらに
桁上げの有無を調べ、前記ＡＮＤ回路２０１１とこのＡ
ＮＤ回路２０１２とのいずれかの出力に桁上げがあれば
ＯＲ回路２０２０を通して上位ビットに桁上げ信号Ｃ６
０を出力するようにしている。

この論理回路の接続構成は上位の各ビット１゜２、・・
・、ｎに対して同様に構成され、最上位の拡張ビットｎ
における桁上げ信号ＳＢ、（または５Ｂ２）は符号判定
回路３０に出力されるようになっている。

またさらに出力選択回路４０は第１０図に示すような回
路構成とすることができ、符号判定回路３０からの選択
信号りとそれに対する反転信号Ｄ′とを個別に入力とす
る並列のＡＮＤ回路４０１゜４０２と、これらの出力に
対するＯＲ回路４１１とにより構成し、加算演算時や減
数が被減数よりも大きい場合の減算演算で選択信号りが
１である時には第二演算回路２２からの信号を選択して
出力し、減数が被減数よりも小さい場合の減算演算で選
択信号りが０であり、その反転信号Ｄ′が１である時に
は、第一演算回路２１からの信号を選択して出力するよ
うになっている。

さらにまた、符号判定回路３０は第１１図に示すような
回路構成とすることができ、三つのＡＮＤ回路３０１〜
３０３により構成されている。そして、外部からの加算
、減算信号、第一演算回路２１の最上位の拡張ビットか
らのビット信号ＳＢ、第二演算回路２２の最上位の拡張
ビットからのビット信号ＳＢ２をそれぞれ入力として、
加算時には第二演算回路２２からの最上位ビット信号に
１が立つことによりさらに上位ビットへの桁上げ信号Ｅ
とし、減算時には第一演算回路２１の最上位ビット信号
に１が立つことにより符号を負として出力ビット反転回
路５０にビット反転（符号）信号Ｆを出力し、さらに加
算時、および減算において第一演算回路２１の最上位ビ
ットに１が立つ時には第二演算回路２２の演算結果を選
択するように選択信号りを出力することができる。

次に、上記の構成の符号付き絶対値加減算器の動作につ
いて説明する。

第１図に示す回路において、絶対値Ａ、Ｂの入力につい
て加算時には入力ビット反転回路１１゜１２においてビ
ット反転を行うことなく第一、第二演算回路２１．２２
に共に入力して加算演算を行い、出力選択回路４０にお
いて加算時の選択信号りにより第二演算回路２２側の演
算結果を選択して出力ビット反転回路５０を介して出力
する。

なお、この出力ビット反転回路５０は加算時にはビット
反転を行うことがない。また、第二演算回路２２の拡張
ビットＳＢ２に１が立つ時には桁上げが生じているので
、符号判定回路３０から桁上げ信号Ｅを上位ビットに出
力することになる。

次に絶対値Ａ、Ｂの入力について減′！３（ＩＡ−ＩＢ
Ｉ）を行うとすると、被減数Ａはそのままにして、減数
Ｂは入力ビット反転回路１１．１２によりビット反転し
て第一、第二演算回路２１゜２２に入力する。

第一演算回路２１では、減数Ｂのビット反転された値を
被減数Ａに加算し、さらに下位桁からの桁上げ信号１を
加算することにより通常の２の補数表示による減算を行
い、その結果Ｓ１を出力する。また第二演算回路２２で
は、減数Ｂを反転させて被減数Ａと加算し、１を加えな
い演算を行い、その結果Ｓ２を出力する。

ここで、被減数ＩＡＩく減数ＩＢ＋であって第一演算回
路２１の減算結果が負である場合には、符号判定回路３
０に信号ＳＢ、により負であることを示す１を与え、符
号判定回路３０はこの入力を受けて選択信号りとして第
二演算回路２２の演算結果を選択する信号を与え、出力
ビット反転回路５０にはビット反転信号Ｆを与える。

したがって、出力選択回路４０は第二演算回路２２の演
算結果Ｓ２を選択し、さらに出力ビット反転回路５０が
この演算結果のビットを反転させ、絶対値ＡＢＳとして
出力する。

この結果、減数ＩＢＩが被減数ＩＡＩよりも絶対値とし
て大きい場合には２の補数表示による減算の際に必要な
減数を反転させて１を加算した後に、さらに２の補数表
示による減算結果を絶対値に変換する場合に逆にまたけ
減じて反転さける操作を必要とせず、第二演算回路２２
の演算結果Ｓ２の直接の反転値を減算結果の絶対値ＡＢ
Ｓとして出力することができるのである。

そしてこの場合、符号判定回路３０は、演算結果が負で
あることを示す符号信号Ｆに１を出力し、こうして符号
付き絶対値が出力されることになる。

一方、減算（ＩＡＩ−ＩＢＩ）において、ＩＡ≧ＩＢＩ
である場合には減算結果が正となるため、符号判定回路
３０は出力選択回路４０に第一演算回路２１の演算結果
を選択するように選択信号りを０として、同時に出力ビ
ット反転回路５０への反転信号Ｆを０とし、こうして通
常の２の補数表示による第一演算回路２１の減算結果Ｓ
１か絶対値出力ＡＢＳとして得られるのである。

なおこの時、符号信号Ｆは０となって、演算結果が正で
あることを示す。

このようにして、この実施例では符号付き絶対値入力に
対して、被減数に対する減数の大小により、減数を反転
させて被減数に加算し、さらに１を加算する通常の２の
補数表示による減算を行い、その結果得られる絶対値か
、減数を反転さして被減数に加算するだけでさらに１を
加えない演算を行い、その結果を再反転させることによ
り得られる絶対値かのいずれかを減算結果の絶対値とし
て選択して取り出し、正負の符号を付けることにより絶
対値表示による減算の出力とすることができるのである
。

第２図はこの発明の第二の実施例を示しており、第１図
に示した第一の実施例における符号判定方式を変更した
ものであるが、第一の実施例と共通の構成を備える部分
は同一の符号を用いて示しである。

この第二の実施例では、特に符号判定回路３１を第１２
図に示すような論理回路で構成し、加減算出力の符号を
第一演算回路２１の最上位からの桁上げ信号ＳＢ、によ
り判定する。つまり、第１２図に示すような符号判定回
路３１では、第一演算回路２１の最上位ビットからの桁
上げ信号ＳＢ１が０の時に反転回路３１４により反転さ
れてＯＲ回路３１１に１が与えられ、この符号判定回路
３１から出力選択回路４０に第二演算回路２２の演算結
果Ｓ２を選択する選択信号りを出ツノする。

そこで、出力選択回路４０は減数が被減数よりも絶対値
において大きい場合には、第二演算回路２２の出力Ｓ２
を選択して出力ビット反転回路５０に与え、ここで符号
信号Ｆが１であるためにビット反転が実行され、減算の
正しい結果の絶対値ＡＢＳが得られることになる。

第３図はこの発明の第三の実施例を示しており、第二の
実施例における入力ビット反転回路１１゜１２を一つの
回路ｌＯで共有化した実施例である。

したがって、絶対値入力ＩＡ１．ＩＢ＋に対してそれら
の符号および加減算信号に応していずれかの絶対値の各
ビットを反転させ、第一演算回路２１と第二演算回路２
２とに与えることができる。

なお、この第一演算回路２１、第二演算回路２２のいず
れの演算結果を選択するかは第二の実施例と同様の操作
により行われる。

第４図はこの発明の第四の実施例を示しており、最下位
のさらに下位から桁上げを入れる場合の第一または第二
演算回路からの桁上げと、最下位のさらに下からＨテ上
げがないとした場合の第一または第二演算回路からのｌ
′ｉｉ上げを出力符号により選択することができる符号
付き絶対値加減算器の実施例である。

この第四の実施例の場合、共通の入力ビット反転回路１
０に対して第１３図に示すように排他的ＯＲ回路６０１
とＡＮＤ回路６０２との組み合わせにより各ビットごと
の桁上げ生成信号・桁上げ伝搬信号生成を行う桁上げ生
成信号・桁上げ伝搬信号生成回路６０が接続されている
。さらにこの桁上げ生成信号・桁上げ伝搬信号生成回路
６ｏの各ビットごとの出力Ｐ　（Ｐａ　、　−Ｐ、、−
＋　）　　Ｇ（Ｇｏ、　・・・Ｇ−＋）を入力とし、下
位からの桁上げ入力Ｃ（＝１．０）に対して桁上げ演算
を行う第一、第二桁上げ計算回路７１．７２が備えられ
、これらの最上位ビットの桁上げ信号ＳＢＩ、ＳＢ２が
符号判定回路３０に与えられるようになっている。

この第一、第二桁上げ計算回路７１．７２は第１４図に
示すような論理回路により構成することができ、各ビッ
トごとに下位ビットからの桁上げ入力Ｃと桁上げ生成信
号ＰとのＡＮＤ回路７０１、およびこのＡＮＤ回路７０
１の出力と桁上げ伝搬信号ＧとのＯＲ回路７０２とによ
り構成され、最上位の桁上げ信号Ｃｏがそれぞれの桁上
げ計算回路７１．７２からＳＢ、、ＳＢ２として符号ｔ
り足回路３０に与えられるようになっている。

出力選択回路４０は符号判定回路３ｏの選択信号りによ
り第一桁上げ計算回路７１の出力と第二桁上げ計算回路
７２の出力との選択を行い、選択した出力を加算結果生
成・ビット反転回路８ｏに与えるようになっている。

加算結果生成・ビット反転回路８０は第１５図に示すよ
うな回路構成を備え、桁上げ生成信号・桁上げ伝搬信号
回路６０における排他的ＯＲ回路からの出力信号Ｓ　（
Ｓｏ　、Ｓ＋　、−、Ｓ−＋　）と出力選択回路４０か
らの選択出力とのビットごとの排他的ＯＲ回路８０１と
、この排他的ＯＲ回路８０１の出力と符号判定回路３０
からの符号信号Ｆとの排他的ＯＲ回路８０２とにより構
成され、加算結果生成と共に減算結果が負の時には各ビ
ットの反転操作も行い、絶対値出力ＡＢＳＯ−ＡＢＳｎ
−１を出力するようにしたものである。

さらに第５図は、この発明の第五の実施例を示しており
、入力が８ビットであり、内部で４ビットずつの二つの
ブロックに分割し、絶対値ＩＡに対する大ツノビット反
転回路１１．１３と絶対値Ｂ１に対する入力ビット反転
回路１２．１４（尚、これらの入力ビット反転回路１１
〜１４は共有化されていてもよいものである）、通常の
２の補数表示による減算を行う第一演算回路２１゜２３
と減数を反転させて被減数に加算するだけで１を加算し
ない第二演算回路２２．２４を備え、さらに各ブロック
ごとに出力選択回路４１，４．２と出力ビット反転回路
５１．５２を備え、加えて符号判定回路３１と共に制御
回路３２を備えた構成となっている。

この第五の実施例の符号付き絶対値加減算器の動作を次
に説明する。

いま、入力Ａ　＝　００００　０００１２−　１入力Ｂ”００
００　１１１１２−１．５ｔ。

とし、加算（Ａ＋Ｂ）　、減算（Ａ−８）、減算（Ｂ−
Ａ）各々の場合の演算動作について説明する。

加算（Ａ＋Ｂ）の場合この場合には、第６図＜８）に示すように下位のブロッ
クにおける第二演算回路２２による加算結果が出力選択
回路４１によって選択され、下位４ビットの加算結果ｏ
ｏｏｏが出力される。

同時に第５図における第一演算回路２１、第二演算回路
２２から桁上げ信号Ｐ、、Ｇ、がそれぞれ出力され、制
御回路３２に与えられるが、この制御回路３２からは下
位からの桁上げ信号が入っている第一演算回路２３側の
出力が選択されることになり、加算結果０００１が出力
される。

この結果、この加算演算（Ａ十Ｂ）では、その結果Ｃと
してＣ−０００１００００□−１６、。

が得られることになる。

減算（Ａ−Ｂ）の場合この減算では減数Ｂの方が被減数Ａよりも絶対値におい
て大きい。そこで、この減算動作では、第６図（ｂ）に
示すようにまず、減算の基本が「減数のビットを反転し
たものを被減数に加算し、さらに１を加算する」ことに
あるので、下位のブロフクの第一演算回路２１の出力を
基本とする。

そして、この第一演算回路２１から演算結果は００１０
であり、桁上げ信号Ｇ１は０であるので、高位のブロッ
クの演算結果として桁上げ信号の入らない第二演算回路
２４の出力を選択することが予想される。

しかし、この高位のブロックの第二演算回路２４からの
桁上げ信号、すなわち最上位からの桁」こげ信号Ｐ２が
０てあり、符号が負であることを示す。

そして、符号か負になった場合には「１を加算しない回
路」を選択するため、下位の４ビットに対する第二演算
回路２２の演算出力０００１を出力選択回路４１が選択
し、出力ビット反転回路５１に与える。同時に、この下
位４ビットの第二演算回路２２の桁上げ信号Ｐ、は０で
あり、高位４ビットについても１を加算しない回路であ
る第二演算回路２４の演算結果１１１１が制御回路３２
の指令により出力選択回路４２において選択され、出力
ビット反転回路５２に与えられることになる。

こうして出力ビット反転回路５１．５２に与えられた演
算結果１１１１　０００１に対して最後にビット反′転
が行われ、最終的に減算結果Ｃとして、Ｃ＝００００　
１１１０□＝１４＋ｏが得られる。そして、符号判定回
路３１から負の符号信号が出力されて、こうして−１４
□。という符号付き絶対値演算結果が得られることにな
る。

減算（Ｂ−Ａ）の場合減算は「ビット反転したものに１を加算する」ことを基
本とするため、まず第一演算回路２１の出力を基本とし
、第６図（ｃ）に示すように第一演算回路２１の桁上げ
信号Ｇ１＝１となるため、高位４ビットの演算として桁
上げ入力のある第一演算回路２３の演算結果が出力とし
て選択されることが予想される。

そして、この第一演算回路２３からの桁上げ信号Ｇ２−
１となるため、この演算結果は正であることが分かる。

したがって、下位４ビットのブロックに対する第一演算
回路２１の出力１１１０と高位４ビットのブロックに対
する第一演算回路２３の出力００００とがそのまま選択
されて出力され、全体の演算結果としてＣ＝　００００
　１１１０２−１４　＋。

が得られることになる。

このようにして、符号付き絶対値の加減算を２の補数表
示による演算回路を用いて、その桁上げ入力に１を加え
るものと１を加えないものとを並列に用い、演算結果の
符号によりどちらかの出力を選択し、負の出力の場合に
はさらにビット反転を行うことにより実行することがで
きるのである。

第１６図はこの発明の第六の実施例を示し、入力がＡ　
ｏ　−Ａ　２３　；　Ｂ　ｏ　−Ｂ　２３の２４ビット
であり、内部で８ビットずつ三つのブロック（ＡＱ−Ａ
？　　・Ｂｏ　’＝Ｂｔ　）　、　　（Ａｇ　〜Ａ＋ｑ
：　Ｂｓ　〜Ｂ　Ｉ、）（Ａ、６〜Ａ２３；Ｂ１６〜Ｂ
２３）に分割された加減算器を示している。この第六の
実施例では、各ブロックで減算時にさらに下位から桁上
げ入力を与える第一演算回路２１，２３．２５と、減算
時に下位から桁上げ入力を与えない第二演算回路２２゜
２４．２６を備えており、符号判定回路３３および制御
回路３４．３５により各ブロックごとに選択回路４１，
４２．４３が選択する出力を指示し、最終的に符号信号
により出力ビット反転回路５１゜５２、．５３により負
の場合には各ビットを反転させ、絶対値として演算結果
Ｃを符号と共に取り出すのである。

なお、符号判定回路３３は第１７図に示すような論理回
路構成をとり、３１１〜３１６がＡＮＤ回路、３１７〜
３２０がＯＲ回路、３２１がＮ。

Ｒ回路であり、各ブロックごとの第一演算回路２１、　
２３　２５からの桁上げ信号Ｐ、、Ｐ２．Ｐ３とし、第
二演算回路２２，２４．２６からの桁上げ信号Ｇｌ＋０
２＋　６３として入力するようになっている。

また制御回路３４は第１８図に示すような回路構成をと
り、ＡＮＤ回路３２２〜３２５とＯＲ回路３２６，３２
７とＮＯＲ回路３２８、さらに反転回路３２９とにより
構成される。

またさらに、制ｇａ回路３５は、第１９図に示すように
ＡＮＤ回路３３１，３３２とＮＯＲ回路３３３、および
反転回路３３４により構成することができる。

第２０図はこの発明の第七の実施例を示しており、第１
６図の第六の実施例と同様に２４ビットの入力に対して
８ビットずつの三つのブロックに分割し、それぞれに対
して第４図に示した第四の実施例の回路を組み込んだも
のである。したがって、ブロックごとに入力ビット反転
回路１０１゜１０２１０３と、桁上げ生成信号・桁上げ
伝搬信号生成回路６０１，６０２，６０３と、下位から
の桁上げを入れる桁上げ計算回路７１１．７１２　７１
３＆、下位からの桁上げがない桁上げ計算回路７２１，
７２２，７２３と、さらに符号判定回路３３、制御回路
３４．３５と、出力選択回路４１，４２．４３と、加算
結果生成・出力ビット反転回路５１，５２．５３とを備
えている。

この第七の実施例も、第四の実施例と同様に各ブロック
ごとの回路か動作し、最終的に符号判定回路３１から符
号信号Ｆが得られ、各加算結果生成・出力ビット反転回
路５１，５２．５３から演算結果の絶対値が得られる。

［発明の効果］以上のようにこの発明によれば、符号付き絶対値入力に
対して、通常の２の補数表示による減算を行う第一演算
回路と、減数を反転して被減数に加算するだけで１を加
算しない第二演算回路とを備え、さらに符号の正負によ
りこれら第一演算回路の出力と第二演算回路の出力とを
選択して出力し、さらに符号が負である時には出力ビッ
トを反転して出力するようにしているため、従来のよう
に演算の後に補正をかけたり予め減数と被減数の大小を
比較するものと違って、選択する演算を同時に並行して
行うことができて演算時間の遅延がもたらされず、動作
時間を早くできる。また、この発明の実施により必要と
されるノ１−ドウエアのうち増加するものとして第二演
算回路と出力選択回路および出力ビット反転回路がある
が、反面従来の加減算器や補正回路、大小比較器などが
不要になるため、ハードウェアの増加量を少なく抑える
ことかできる。

【図面の簡単な説明】

第１図はこの発明の第一の実施例の回路図、第２図はこ
の発明の第二の実施例の回路図、第３図はこの発明の第
三の実施例の回路図、第４図はこの発明の第四の実施例
の回路図、第５図は第五の実施例の回路図、第６図は上
記の第五の実施例の動作説明図、第７図は上記の各実施
例の入力ビット反転回路の論理回路図、第８図は上記の
各実施例の出力ビット反転回路の論理回路図、第９図は
上記の各実施例の第一、第二演算回路の論理回路図、第
１０図は上記の各実施例の出力選択回路の論理回路図、
第１１図は上記の各実施例の符号判定回路の論理回路図
、第１２図は上記の各実施例の符号判定回路の別例を示
す論理回路図、第１３図は上記の各実施例の桁上げ信号
生成・桁上げ伝搬信号生成回路の論理回路図、第１４図
は上記の各実施例の桁上げ計算回路の論理回路図、第１
５図は上記の各実施例の加算結果生成・出力ビット反転
回路の論理回路図、第１６図はこの発明の第六の実施例
の回路図、第１７図は上記の第六の実施例の符号判定回
路の論理回路図、第１８図は上記の第六の実施例の制御
回路の論理回路図、第１９図は第六の実施例のもう一つ
の制御回路の論理回路図、第２０図はこの発明の第七の
実施例の回路図である。１１．１２・・・大カビット反転回路１・・第一演算回路・第二演算回路符号判定回路出力選択回路０・・・出力ピット反転回路

Claims

【特許請求の範囲】

（１）二つの符号付き絶対値を入力とし、２の補数表示
による加減算の演算結果の符号と絶対値を出力する符号
付き絶対値加減算器において、減算時に減数のビットを
反転し被減数と加算すると同時に１を加える通常の２の
補数表示による演算を行う第一演算回路と、減算時に減
数のビットを反転して被減数と加算するだけで１を加算
しない第二演算回路と、前記第一演算回路による減算結
果の正負を判定する符号判定回路と、この符号判定回路の出力に従い前記第一演算回路の出力
と前記第二演算回路の出力とを選択する出力選択回路と
、前記符号判定回路の出力により前記出力選択回路の出力
を反転させる出力反転回路とを備えて成る符号付き絶対
値加減算器。
（２）二つの符号付き絶対値を入力とし、２の補数表示
による加減算の演算結果の符号と絶対値を出力する符号
付き絶対値加減算器において、加算時には加数をそのま
ま出力し、減算時には減数のビットを反転させて出力す
る入力ビット反転回路と、前記入力ビット反転回路の出力と被加数または被減数と
を加算して１を加える通常の２の補数表示による演算を
行なう第一演算回路と、前記入力ビット反転回路の出力と被加数または被減数と
を加算するだけで１を加算しない第二演算回路と、加減算の判定および前記第一演算回路による演算結果の
正負を判定する符号判定回路と、この符号判定回路が加
減算の判定について加算判定し、または加減算の判定に
ついて減算判定すると共に前記第一演算回路の演算結果
について負判定を行なう時に前記第二演算回路の演算結
果を選択し、それ以外の時には前記第一演算回路の演算
結果を選択して出力する出力選択回路と、前記符号判定
回路が減算判定する時には前記出力選択回路の出力をビ
ット反転して出力し、加算判定する時には前記出力選択
回路の出力をそのまま出力する出力ビット反転回路とを
備えて成る符号付き絶対値加減算器。