JPS6395533A - 論理回路 - Google Patents
論理回路Info
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- JPS6395533A JPS6395533A JP61241682A JP24168286A JPS6395533A JP S6395533 A JPS6395533 A JP S6395533A JP 61241682 A JP61241682 A JP 61241682A JP 24168286 A JP24168286 A JP 24168286A JP S6395533 A JPS6395533 A JP S6395533A
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- JP
- Japan
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- result
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- signal
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
- G06F7/485—Adding; Subtracting
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- Nonlinear Science (AREA)
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、浮動小数点の桁合わせシフトを行なうための
論理回路に関し、特に、浮動小数点加減算において仮数
部を桁合わせシフトする時、指数部の減算結果の絶対値
をもちいて桁合わせシフト制御信号を発生する桁合せシ
フト制御信号発生回路に関するものである。
論理回路に関し、特に、浮動小数点加減算において仮数
部を桁合わせシフトする時、指数部の減算結果の絶対値
をもちいて桁合わせシフト制御信号を発生する桁合せシ
フト制御信号発生回路に関するものである。
第３図は、「カール他２名著“コンピュータ機構”マグ
ロウヒル社、 １９７８年Ｊ （１／、（：ａｒｌ
Ｈａｍａｃｈｅｒａｎｄ ２ ｏｔｈｅｒ ａｕｔｈｏ
ｒｓ Ｃ０ＭＰＵＴＥＲ０ＲＧＡＮＩＺＡＴＩＯＮ
”ＭｃＧｒａｗ−旧１１ 、１９７８）の２１９頁に示
されている浮動小数点加減算回路の一部を示す回路図で
あり、第４図は他の浮動小数点加減算回路の一部を示す
回路図である。
ロウヒル社、 １９７８年Ｊ （１／、（：ａｒｌ
Ｈａｍａｃｈｅｒａｎｄ ２ ｏｔｈｅｒ ａｕｔｈｏ
ｒｓ Ｃ０ＭＰＵＴＥＲ０ＲＧＡＮＩＺＡＴＩＯＮ
”ＭｃＧｒａｗ−旧１１ 、１９７８）の２１９頁に示
されている浮動小数点加減算回路の一部を示す回路図で
あり、第４図は他の浮動小数点加減算回路の一部を示す
回路図である。
第３図において、１は指数部の減算結果を用いて桁合せ
シフト制御信号を発生する桁合せシフト制御信号発生回
路、２は浮動小数点データの指数部データａとｂ （２
進数）を入力し、データａからデータｂを減算し、ａ−
ｂの絶対値ｄと結果のキャリー出力Ｃを出力する減算器
、３は仮数部データｅ（！：ｆを入力し、キャリー出力
Ｃの値に応じて指数部データａまたはｂのうち小さい方
の仮数部データｅまたはｆを後述の右シフタ４に入力し
、大きい方を後述の加減算器５に入力するためのセレク
タ、４はセレクタ３で選択された仮数部データｅまたは
ｒを入力し、ａ−ｂの絶対値ｄの値によってシフト量が
制御される右シフタ、５はシフタ４の出力とセレクタ３
によって選択された仮数データｅまたはｆとを入力し、
これらのデータに対して演算を行なう加減算器である。
シフト制御信号を発生する桁合せシフト制御信号発生回
路、２は浮動小数点データの指数部データａとｂ （２
進数）を入力し、データａからデータｂを減算し、ａ−
ｂの絶対値ｄと結果のキャリー出力Ｃを出力する減算器
、３は仮数部データｅ（！：ｆを入力し、キャリー出力
Ｃの値に応じて指数部データａまたはｂのうち小さい方
の仮数部データｅまたはｆを後述の右シフタ４に入力し
、大きい方を後述の加減算器５に入力するためのセレク
タ、４はセレクタ３で選択された仮数部データｅまたは
ｒを入力し、ａ−ｂの絶対値ｄの値によってシフト量が
制御される右シフタ、５はシフタ４の出力とセレクタ３
によって選択された仮数データｅまたはｆとを入力し、
これらのデータに対して演算を行なう加減算器である。
第４図において、６はａ−ｂの絶対値ｄを入力し、仮数
部を桁合わせシフトするための制御信号ｇを生成するデ
コーダである。第４図において第３図と同一部分又は相
当部分には同一符号が付しである。
部を桁合わせシフトするための制御信号ｇを生成するデ
コーダである。第４図において第３図と同一部分又は相
当部分には同一符号が付しである。
次に動作について説明する。一般に浮動小数点加減算を
行なう場合は、演算対象となる２つのデータの指数部を
大きい方に揃えて演算を行なうため、指数部どうしの差
をとってこの差の分だけ指数部が小さい方の仮数部を桁
の位置が合うまでシフトする必要がある。この処理を一
般に桁合わせシフトといい、このシフトのための制御信
号を得るために指数部の差を絶対値（正の値）として得
る必要があった。これを第３図により説明する。
行なう場合は、演算対象となる２つのデータの指数部を
大きい方に揃えて演算を行なうため、指数部どうしの差
をとってこの差の分だけ指数部が小さい方の仮数部を桁
の位置が合うまでシフトする必要がある。この処理を一
般に桁合わせシフトといい、このシフトのための制御信
号を得るために指数部の差を絶対値（正の値）として得
る必要があった。これを第３図により説明する。
指数部データａ、ｂは減算器２に入力され、データａか
らデータｂが減算される。ここで、データａの値がデー
タｂの値より大きい時はキャリー出力信号Ｃはレベルｒ
ＬＪになり、データｂの値がデータａの値より大きい時
はキャリー出力信号ＣはレベルｒＨＪになる。すなわち
、キャリー出力信号ＣがｒＬＪＯ時は減算結果は正の値
であり、キャリー出力信号ＣがｒＨＪＯ時は減算結果は
負の値である。第３図には書かれていないが、減算結果
が負の値の時に２の補数演算を行なう回路が存在し、こ
の回路によりキャリー出力信号Ｃが「Ｈ」の時でも絶対
値ｄを出力する。２の補数演算とはデータを反転し１を
加えることである。演算結果が正の時は減算結果はその
まま絶対値ｄとして出力される。この絶対値ｄは仮数部
のための桁合わせシフト量であり、これを右シフタ４に
与えて仮数部の桁合わせシフトを行なう。また、仮数部
データｅ、ｆについては、キャリー出力信号Ｃの値が「
Ｈ」の時は仮数部データｅをシフタ４に入力し、キャリ
ー出力信号Ｃの値がｒＬＪの時は仮数部データｆをシフ
タ４に入力する。すなわち、指数部データａまたはｂの
小さい方の仮数部データｅまたはｆをシフタ４に入力す
る。シフタ４はａ−ｂの絶対値ｄが示すシフト量に基づ
き桁合わせシフトを行なう。以上の処理によって桁合わ
せが完了した後、データが加減算器５に人力され、演算
が実行される。
らデータｂが減算される。ここで、データａの値がデー
タｂの値より大きい時はキャリー出力信号Ｃはレベルｒ
ＬＪになり、データｂの値がデータａの値より大きい時
はキャリー出力信号ＣはレベルｒＨＪになる。すなわち
、キャリー出力信号ＣがｒＬＪＯ時は減算結果は正の値
であり、キャリー出力信号ＣがｒＨＪＯ時は減算結果は
負の値である。第３図には書かれていないが、減算結果
が負の値の時に２の補数演算を行なう回路が存在し、こ
の回路によりキャリー出力信号Ｃが「Ｈ」の時でも絶対
値ｄを出力する。２の補数演算とはデータを反転し１を
加えることである。演算結果が正の時は減算結果はその
まま絶対値ｄとして出力される。この絶対値ｄは仮数部
のための桁合わせシフト量であり、これを右シフタ４に
与えて仮数部の桁合わせシフトを行なう。また、仮数部
データｅ、ｆについては、キャリー出力信号Ｃの値が「
Ｈ」の時は仮数部データｅをシフタ４に入力し、キャリ
ー出力信号Ｃの値がｒＬＪの時は仮数部データｆをシフ
タ４に入力する。すなわち、指数部データａまたはｂの
小さい方の仮数部データｅまたはｆをシフタ４に入力す
る。シフタ４はａ−ｂの絶対値ｄが示すシフト量に基づ
き桁合わせシフトを行なう。以上の処理によって桁合わ
せが完了した後、データが加減算器５に人力され、演算
が実行される。
ここで、２進数として表現されているシフト量をそのま
ま制御信号としてシフトする場合は最下位ビットの１の
桁が「１」なら１ビツトシフト、次のビットの２の桁が
「１」なら２ビツトシフト、次のビットの４の桁が「１
」なら４ビツトシフト、次のビットの８の桁が「１」な
ら８ビツトシフトというように数回シフトを行なう必要
がある。このため、シフト量をデコードして１つだけ「
１」のある制御信号とし、任意ビット数をシフトできる
バレルシフタを用いて一度にシフトを行なう場合もある
。このための桁合せシフト制御信号発生回路を第４図に
示す。ここでは指数部ａ−ｂの絶対値ｄをデコーダ６に
人力し、デコーダ６の出力を桁合せシフト制御１信号ｇ
とし、これをバレルシフタに入力することにより、桁合
わせシフトを行なうようにしている。
ま制御信号としてシフトする場合は最下位ビットの１の
桁が「１」なら１ビツトシフト、次のビットの２の桁が
「１」なら２ビツトシフト、次のビットの４の桁が「１
」なら４ビツトシフト、次のビットの８の桁が「１」な
ら８ビツトシフトというように数回シフトを行なう必要
がある。このため、シフト量をデコードして１つだけ「
１」のある制御信号とし、任意ビット数をシフトできる
バレルシフタを用いて一度にシフトを行なう場合もある
。このための桁合せシフト制御信号発生回路を第４図に
示す。ここでは指数部ａ−ｂの絶対値ｄをデコーダ６に
人力し、デコーダ６の出力を桁合せシフト制御１信号ｇ
とし、これをバレルシフタに入力することにより、桁合
わせシフトを行なうようにしている。
従来の浮動小数点加減算器は以上のように構成されてい
るので、指数部の減算結果が負の数の場合は絶対値を得
るために２の補数をとらなければならない。このため、
データを反転して１を加えるという処理を要し、減算結
果に対して加算を行なう必要があり、この加算によって
生じるキャリー伝搬遅延のために桁合わせシフトのため
の制御信号の確定が遅れるという問題があった。
るので、指数部の減算結果が負の数の場合は絶対値を得
るために２の補数をとらなければならない。このため、
データを反転して１を加えるという処理を要し、減算結
果に対して加算を行なう必要があり、この加算によって
生じるキャリー伝搬遅延のために桁合わせシフトのため
の制御信号の確定が遅れるという問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、絶対値出力のための加算処理を
削減して高速に処理できる桁合せシフト制御信号発生回
路を得ることにある。
の目的とするところは、絶対値出力のための加算処理を
削減して高速に処理できる桁合せシフト制御信号発生回
路を得ることにある。
このような目的を達成するために本発明は、２種の２進
数データを入力し第１の入力データと第２の入力データ
の差を出力する減算器と、第１の入力データが第２の入
力データより大きいときは減算器の出力を入力し第２の
入力データが第１の入力データより大きいときは減算器
の出力の反転信号を入力するデコーダ回路と、第１の入
力データが第２の入力データより大きいときはデコーダ
回路の出力をそのまま出力し第２の入力データが第１の
入力データより大きいときはテニコーダ回路′の出力を
シフトした値を出力するシフタとを設けるようにしたも
のである。
数データを入力し第１の入力データと第２の入力データ
の差を出力する減算器と、第１の入力データが第２の入
力データより大きいときは減算器の出力を入力し第２の
入力データが第１の入力データより大きいときは減算器
の出力の反転信号を入力するデコーダ回路と、第１の入
力データが第２の入力データより大きいときはデコーダ
回路の出力をそのまま出力し第２の入力データが第１の
入力データより大きいときはテニコーダ回路′の出力を
シフトした値を出力するシフタとを設けるようにしたも
のである。
本発明の桁合せシフト制御信号発生回路は、減算結果が
負の場合に減算結果の絶対値を取ってデコードする代わ
りに、減算結果の反転データをデコードしてデコード結
果を１ビツト左シフトすることにより絶対値のデコード
信号を得る。
負の場合に減算結果の絶対値を取ってデコードする代わ
りに、減算結果の反転データをデコードしてデコード結
果を１ビツト左シフトすることにより絶対値のデコード
信号を得る。
本発明に係わる論理回路としての桁合せシフト制御信号
発生回路の一実施例を第１図に示す。第１図において、
１は指数部の減算結果を用いて桁合せシフト制御信号を
発生する桁合せシフト制御信号発生回路、２は指数部デ
ータａとｂを入力しａ−ｂの減算結果りと結果のキャリ
ー出力Ｃを出力する減算器、７は減算結果りの値を反転
し減算器出力反転信号ｉを生成する反転増幅器、８はキ
ャリー出力信号Ｃの値によって減算結果りを選択するか
減算結果りの反転信号ｉを選択するかの処理を行なうセ
レクタ、６はセレクタ８の出力信号ｊを入力するデコー
ダ、９はデコーダ出力信号ｋを入力しキャリー出力信号
Ｃの値によってシフトを行なうか行なわないかを制御さ
れるシフタで、その結果が桁合せシフト制御信号ｇとし
て出力される。第２図はデコーダ６およびシフタ９の具
体例であり、ｊｌ、ｊ２はデコーダ６の入力信号、ｋ１
〜に４はデコーダ６の出力信号、ｇｌ−ｇ４は桁合せシ
フト制御信号、６１は反転増幅器、６２は２人力ＮＡＮ
Ｄ回路、９１はＮチャネルＭＯ３ＦＥＴ、９２はＰチャ
ネルＭＯ３ＦＥＴｔ’ある。
発生回路の一実施例を第１図に示す。第１図において、
１は指数部の減算結果を用いて桁合せシフト制御信号を
発生する桁合せシフト制御信号発生回路、２は指数部デ
ータａとｂを入力しａ−ｂの減算結果りと結果のキャリ
ー出力Ｃを出力する減算器、７は減算結果りの値を反転
し減算器出力反転信号ｉを生成する反転増幅器、８はキ
ャリー出力信号Ｃの値によって減算結果りを選択するか
減算結果りの反転信号ｉを選択するかの処理を行なうセ
レクタ、６はセレクタ８の出力信号ｊを入力するデコー
ダ、９はデコーダ出力信号ｋを入力しキャリー出力信号
Ｃの値によってシフトを行なうか行なわないかを制御さ
れるシフタで、その結果が桁合せシフト制御信号ｇとし
て出力される。第２図はデコーダ６およびシフタ９の具
体例であり、ｊｌ、ｊ２はデコーダ６の入力信号、ｋ１
〜に４はデコーダ６の出力信号、ｇｌ−ｇ４は桁合せシ
フト制御信号、６１は反転増幅器、６２は２人力ＮＡＮ
Ｄ回路、９１はＮチャネルＭＯ３ＦＥＴ、９２はＰチャ
ネルＭＯ３ＦＥＴｔ’ある。
次に動作について説明する。指数部データａ。
ｂは減算器２に入力され、データａからデータｂが減算
される。ここで、データａの値がデータｂの値より大き
いときはキャリー出力信号Ｃが「Ｌ」になり、データｂ
の値がデータａの値より大きいときはキャリー出力信号
ＣはｒＨＪとなる。すなわち、キャリー出力信号Ｃが「
Ｌ」の時は減算結果りは正の値であり、キャリー出力信
号Ｃが「Ｈ」の時は減算結果は負の値である。減算結果
りは反転増幅器７で反転され、減算結果りと減算結果り
の反転データｉがセレクタ８に入力される。
される。ここで、データａの値がデータｂの値より大き
いときはキャリー出力信号Ｃが「Ｌ」になり、データｂ
の値がデータａの値より大きいときはキャリー出力信号
ＣはｒＨＪとなる。すなわち、キャリー出力信号Ｃが「
Ｌ」の時は減算結果りは正の値であり、キャリー出力信
号Ｃが「Ｈ」の時は減算結果は負の値である。減算結果
りは反転増幅器７で反転され、減算結果りと減算結果り
の反転データｉがセレクタ８に入力される。
ここで、キャリー出力信号ＣがｒＨＪＯ時は減算結果り
の反転信号ｉがデコーダ６に人力され、キャリー出力信
号Ｃが「Ｌ」の時は減算結果りがデコーダ６に入力され
る。デコーダ出力信号にはシフタ９に入力され、キャリ
ー出力信号ＣがｒＨＪの時はデコーダ出力信号にはシフ
トされ、キャリー出力信号ＣがｒＬＪの時はデコーダ出
力信号ｋがそのまま桁合せシフト制御信号ｇとして出力
される。指数部データを２桁の２の補数形式のデータと
した場合の具体的な数値を表１．２に示す。
の反転信号ｉがデコーダ６に人力され、キャリー出力信
号Ｃが「Ｌ」の時は減算結果りがデコーダ６に入力され
る。デコーダ出力信号にはシフタ９に入力され、キャリ
ー出力信号ＣがｒＨＪの時はデコーダ出力信号にはシフ
トされ、キャリー出力信号ＣがｒＬＪの時はデコーダ出
力信号ｋがそのまま桁合せシフト制御信号ｇとして出力
される。指数部データを２桁の２の補数形式のデータと
した場合の具体的な数値を表１．２に示す。
表１は従来例の場合、表２は本実施例の場合である。表
１のデコーダ入力すなわち減算結果の絶対値ｄは負の場
合２の補数をとる。表２のデコーダ人力ｊｌ、ｊ２は負
の場合減算結果ｈ（ａ−ｂ）を反転したものである。な
お、表１２表２において、シフト量は１０進数、他は２
進数である。
１のデコーダ入力すなわち減算結果の絶対値ｄは負の場
合２の補数をとる。表２のデコーダ人力ｊｌ、ｊ２は負
の場合減算結果ｈ（ａ−ｂ）を反転したものである。な
お、表１２表２において、シフト量は１０進数、他は２
進数である。
表２を表１と比較することにより、減算結果が負の値の
場合でも、減算結果を反転し、デコードした後シフトす
るだけで、絶対値を取った後デコードした場合と同様の
結果が得られることが分かる。
場合でも、減算結果を反転し、デコードした後シフトす
るだけで、絶対値を取った後デコードした場合と同様の
結果が得られることが分かる。
以上説明したように本発明は、第１のデータと第２のデ
ータを減算器へ人力する論理回路において、第２の入力
データが第１の入力データより大きい場合は、減算結果
を反転し、この反転したデータをデコードし、このデコ
ードした結果をシフトすることにより、減算結果の絶対
値を取ってデコードする必要がなくなるので、少ないハ
ードウェアで高速に処理できる効果がある。
ータを減算器へ人力する論理回路において、第２の入力
データが第１の入力データより大きい場合は、減算結果
を反転し、この反転したデータをデコードし、このデコ
ードした結果をシフトすることにより、減算結果の絶対
値を取ってデコードする必要がなくなるので、少ないハ
ードウェアで高速に処理できる効果がある。
第１図は本発明に係わる論理回路としての桁合せシフト
制御信号発生回路の一実施例を示す回路図、第２図は第
１図のデコーダおよびシフタの具体例を示す回路図、第
３図は従来の桁合せシフト制御信号発生回路を有する浮
動小数点加減算回路の一部を示す回路図、第４図は従来
の桁合せシフト制御信号発生回路の他の例を示す回路図
である。 １・・・桁合せシフト制御信号発生回路、２・・・減算
器、６・・・デコーダ、７．６１・・・反転増幅器、８
・・・セレクタ、９・・・シフタ、６２・・・２人力Ｎ
ＡＮＤ回路、９１・・・ＮチャネルＭＯＳ Ｆ ＥＴ、
９２・・・Ｐチャネル間Ｏ８ＦＥＴ。
制御信号発生回路の一実施例を示す回路図、第２図は第
１図のデコーダおよびシフタの具体例を示す回路図、第
３図は従来の桁合せシフト制御信号発生回路を有する浮
動小数点加減算回路の一部を示す回路図、第４図は従来
の桁合せシフト制御信号発生回路の他の例を示す回路図
である。 １・・・桁合せシフト制御信号発生回路、２・・・減算
器、６・・・デコーダ、７．６１・・・反転増幅器、８
・・・セレクタ、９・・・シフタ、６２・・・２人力Ｎ
ＡＮＤ回路、９１・・・ＮチャネルＭＯＳ Ｆ ＥＴ、
９２・・・Ｐチャネル間Ｏ８ＦＥＴ。
Claims (1)
- ２種の２進数データを入力し第１の入力データと第２の
入力データの差を出力する減算器と、第１の入力データ
が第２の入力データより大きいときは前記減算器の出力
を入力し第２の入力データが第１の入力データより大き
いときは前記減算器の出力の反転信号を入力するデコー
ダ回路と、第１の入力データが第２の入力データより大
きいときは前記デコーダ回路の出力をそのまま出力し第
２の入力データが第１の入力データより大きいときは前
記デコーダ回路の出力をシフトした値を出力するシフタ
とを備えたことを特徴とする論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61241682A JPS6395533A (ja) | 1986-10-09 | 1986-10-09 | 論理回路 |
| US07/071,739 US4908788A (en) | 1986-10-09 | 1987-07-09 | Shift control signal generation circuit for floating-point arithmetic operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61241682A JPS6395533A (ja) | 1986-10-09 | 1986-10-09 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6395533A true JPS6395533A (ja) | 1988-04-26 |
Family
ID=17077949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61241682A Pending JPS6395533A (ja) | 1986-10-09 | 1986-10-09 | 論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4908788A (ja) |
| JP (1) | JPS6395533A (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH038018A (ja) * | 1989-06-06 | 1991-01-16 | Toshiba Corp | 符号付き絶対値加減算器 |
| US5075879A (en) * | 1989-10-13 | 1991-12-24 | Motorola, Inc. | Absolute value decoder |
| JPH03136166A (ja) * | 1989-10-23 | 1991-06-10 | Nec Corp | 演算回路 |
| US5432727A (en) * | 1989-11-02 | 1995-07-11 | Intergraph Corporation | Apparatus for computing a sticky bit for a floating point arithmetic unit |
| US5177064A (en) * | 1990-07-13 | 1993-01-05 | University Of Florida | Targeted drug delivery via phosphonate derivatives |
| JPH0484317A (ja) * | 1990-07-27 | 1992-03-17 | Nec Corp | 算術論理演算ユニット |
| US5610850A (en) * | 1992-06-01 | 1997-03-11 | Sharp Kabushiki Kaisha | Absolute difference accumulator circuit |
| JP3219880B2 (ja) * | 1992-12-22 | 2001-10-15 | 株式会社鷹山 | 乗算回路 |
| US6529924B1 (en) * | 2000-03-27 | 2003-03-04 | International Business Machines Corporation | Method and apparatus for generating shift amount signals for an alignment shifter |
| US8650231B1 (en) | 2007-01-22 | 2014-02-11 | Altera Corporation | Configuring floating point operations in a programmable device |
| US8959137B1 (en) | 2008-02-20 | 2015-02-17 | Altera Corporation | Implementing large multipliers in a programmable integrated circuit device |
| US8706790B1 (en) | 2009-03-03 | 2014-04-22 | Altera Corporation | Implementing mixed-precision floating-point operations in a programmable integrated circuit device |
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| US8412756B1 (en) | 2009-09-11 | 2013-04-02 | Altera Corporation | Multi-operand floating point operations in a programmable integrated circuit device |
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-
1987
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