JPH0484317A - 算術論理演算ユニット - Google Patents
算術論理演算ユニットInfo
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- JPH0484317A JPH0484317A JP2199550A JP19955090A JPH0484317A JP H0484317 A JPH0484317 A JP H0484317A JP 2199550 A JP2199550 A JP 2199550A JP 19955090 A JP19955090 A JP 19955090A JP H0484317 A JPH0484317 A JP H0484317A
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- 238000000034 method Methods 0.000 abstract description 8
- 238000004364 calculation method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- 238000013139 quantization Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
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- 230000000007 visual effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
-
- G—PHYSICS
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- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/544—Indexing scheme relating to group G06F7/544
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は信号処理プロセッサ（ＤＳＰ：Ｄｅｇｉｔａｌ
ＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、特に画像用の信
号処理プロセッサの算術論理演算ユニットに関する。
ＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、特に画像用の信
号処理プロセッサの算術論理演算ユニットに関する。
画像信号処理の一つに動画像の符号化処理がある。この
動画の高能率圧縮手法として動き補償処理、ＤＣＴ処理
、量子化処理がある。これらの処理の詳細は、吹抜 敬
彦著、“ＴＶ画像の多次元信号処理”日刊工業新聞社、
第７章を参照されたい 動き補償処理では、連続するフレーム間での物体の動き
を検出するため、画像領域間でのブロック・マツチング
をとる。この時実行される基本処理は以下の（式−１）
で表せる。
動画の高能率圧縮手法として動き補償処理、ＤＣＴ処理
、量子化処理がある。これらの処理の詳細は、吹抜 敬
彦著、“ＴＶ画像の多次元信号処理”日刊工業新聞社、
第７章を参照されたい 動き補償処理では、連続するフレーム間での物体の動き
を検出するため、画像領域間でのブロック・マツチング
をとる。この時実行される基本処理は以下の（式−１）
で表せる。
Σｌ ａ−ｂ ｌ （式−１）
ＤＣＴ処理の高速算法としてＦＣＴ処理がある。
ＤＣＴ処理の高速算法としてＦＣＴ処理がある。
こｈは、数種類のバタフライ演算を基本演算とした処理
である。このバクフライ演算の一つは以下の（式−２）
で表せる。なおＦＣＴの詳細は、望月 他、′実時間処
理プロセッサｖＳＰでのＤＣＴ符号化の検討”、昭和６
２年電子通信学会創立記念全国大会予稿集を参照された
い。
である。このバクフライ演算の一つは以下の（式−２）
で表せる。なおＦＣＴの詳細は、望月 他、′実時間処
理プロセッサｖＳＰでのＤＣＴ符号化の検討”、昭和６
２年電子通信学会創立記念全国大会予稿集を参照された
い。
ａ ＝ａ＋ｂ
ｂ’＝ａ−ｂ（式−２）
量子化処理の逆処理として逆量子化処理がある。
ＣＣＩＴＴのｐ＊６４Ｋｂｐｓテレビ電話符号化方式の
勧告Ｈ，２６１改訂版の逆量子化処理では以下の（式−
３）が基本演算として用いられている。本処理の詳細は
ＣＣＩＴＴ ５ＧＸＶ ＷＰ ＸＶ／ｌ ５ｐｅｃｉａ
ｌｉｓｔｓＧｒｏｕｐ ｏｎ Ｃｏｄｉｎｇ ｆｏｒ
Ｖｉｓｕａｌ Ｔｅ１ｅｐｈｏｎｙ、Ｄｏｃ、＃５８４
，１９８９を参照されたい。
勧告Ｈ，２６１改訂版の逆量子化処理では以下の（式−
３）が基本演算として用いられている。本処理の詳細は
ＣＣＩＴＴ ５ＧＸＶ ＷＰ ＸＶ／ｌ ５ｐｅｃｉａ
ｌｉｓｔｓＧｒｏｕｐ ｏｎ Ｃｏｄｉｎｇ ｆｏｒ
Ｖｉｓｕａｌ Ｔｅ１ｅｐｈｏｎｙ、Ｄｏｃ、＃５８４
，１９８９を参照されたい。
次に、従来の算術論理演算ユニットに付いて、文献（特
開昭６ｌ−２９６４２７）に基づき第２図を参照して説
明する。第２図に於いて、１００は第１の入力信号、１
０１は第２の入力信号、１１０は算術論理演算器、２１
１は減算器、１２０は前記１１０からの出力信号、１２
１は前記２１１からの出力信号、１３０は前記１２０と
１２１のどちらか一方を選択する選択器、２２２は前記
選択器からの第１の出力信号、２４０は前記１２０の最
上位ビットを示す信号、２５０は差の絶対値演算を指定
する場合１を、その他の場合は０を示す信号、２６０は
前記２４０と２５０の論理積を取り１の場合は前記２２
２として前記１２１を、０の場合は前記１２０を指定す
る制御信号である。
開昭６ｌ−２９６４２７）に基づき第２図を参照して説
明する。第２図に於いて、１００は第１の入力信号、１
０１は第２の入力信号、１１０は算術論理演算器、２１
１は減算器、１２０は前記１１０からの出力信号、１２
１は前記２１１からの出力信号、１３０は前記１２０と
１２１のどちらか一方を選択する選択器、２２２は前記
選択器からの第１の出力信号、２４０は前記１２０の最
上位ビットを示す信号、２５０は差の絶対値演算を指定
する場合１を、その他の場合は０を示す信号、２６０は
前記２４０と２５０の論理積を取り１の場合は前記２２
２として前記１２１を、０の場合は前記１２０を指定す
る制御信号である。
以下に動作を説明する。前記２５０に１が指定された場
合、前記１１０は前記１００から１０１を引く減算を行
い結果を前記１２０に出力し、前記２１１は前記１０１
から１００を引く減算を行い結果を前記１２１に出力す
る。この時前記１３０は、前記１２０のｍｓｂで指定さ
れる符号ビット２４０と前記２５０の論理積を取り、前
記１２０が負の場合前記２６０はｌとなるため、前記２
２２として前記１２１での計算結果を出力し、前記１２
０が正の場合前記２６０はＯとなるため前記２２２とし
て前記１２０を出力する。
合、前記１１０は前記１００から１０１を引く減算を行
い結果を前記１２０に出力し、前記２１１は前記１０１
から１００を引く減算を行い結果を前記１２１に出力す
る。この時前記１３０は、前記１２０のｍｓｂで指定さ
れる符号ビット２４０と前記２５０の論理積を取り、前
記１２０が負の場合前記２６０はｌとなるため、前記２
２２として前記１２１での計算結果を出力し、前記１２
０が正の場合前記２６０はＯとなるため前記２２２とし
て前記１２０を出力する。
従来の算術論理演算ユニットでは、上述した（式−１）
を１つの命令で実行するために演算ユニット構成が固定
されており、前述の（式−２）、（式−３）を１つの命
令で実行できないという欠点を持つ。
を１つの命令で実行するために演算ユニット構成が固定
されており、前述の（式−２）、（式−３）を１つの命
令で実行できないという欠点を持つ。
本発明の算術論理演算ユニットは、複数ビットの２の補
数で表現される第１の入力信号と、複数ビットの２の補
数で表現される第２の入力信号と、前記第１の入力信号
と前記第２の入力信号を入力とする算術論理演算器と、
前記第１の入力信号と前記第２の入力信号を入力とする
算術演算器と、前記算術論理演算器の出力信号と前記算
術演算器の出力信号の内いずれか一方を選択する選択器
と、前記選択器から出力される第１の出力信号と、前記
算術演算器から出力される第２の出力信号を有する事を
特徴としている。
数で表現される第１の入力信号と、複数ビットの２の補
数で表現される第２の入力信号と、前記第１の入力信号
と前記第２の入力信号を入力とする算術論理演算器と、
前記第１の入力信号と前記第２の入力信号を入力とする
算術演算器と、前記算術論理演算器の出力信号と前記算
術演算器の出力信号の内いずれか一方を選択する選択器
と、前記選択器から出力される第１の出力信号と、前記
算術演算器から出力される第２の出力信号を有する事を
特徴としている。
さらに本発明における算術論理演算ユニットでは、前記
算術演算器は、前記第１の入力信号と前記第２の入力信
号の加算と、前記第１の入力信号から前記第２の入力信
号を引く減算と、前記第２の入力信号から前記第１の入
力信号を引く減算の内少なくとも一つの演算を行うよう
構成される事ができる。
算術演算器は、前記第１の入力信号と前記第２の入力信
号の加算と、前記第１の入力信号から前記第２の入力信
号を引く減算と、前記第２の入力信号から前記第１の入
力信号を引く減算の内少なくとも一つの演算を行うよう
構成される事ができる。
さらに本発明における算術論理演算ユニ・ソトでは、並
列加減算が指定された場合、前記算術論理演算器は、前
記第１の入力信号から前記第２の入力信号を引く減算を
実行し、前記算術演算器は、前記第１の入力信号と前記
第２の入力信号の加算を実行し、前記選択器は、前記算
術論理演算器の出力を選択し、その結果前記第１の出力
信号、第２の出力信号としてそれぞれ前記第１の入力信
号と前記第２の入力信号の減算結果と加算結果を並列出
力するよう構成される事ができる。
列加減算が指定された場合、前記算術論理演算器は、前
記第１の入力信号から前記第２の入力信号を引く減算を
実行し、前記算術演算器は、前記第１の入力信号と前記
第２の入力信号の加算を実行し、前記選択器は、前記算
術論理演算器の出力を選択し、その結果前記第１の出力
信号、第２の出力信号としてそれぞれ前記第１の入力信
号と前記第２の入力信号の減算結果と加算結果を並列出
力するよう構成される事ができる。
さらに本発明に於ける算術論理演算ユニットでは、選択
付き加減算が指定された場合、前記算術論理演算器は、
前記第１の入力信号から前記第２の入力信号を引く減算
を実行し、前記算術演算器は、前記第１の入力信号と前
記第２の入力信号の加算を実行し、前記選択器は、前記
第１の入力信号の符号が正の場合には前記算術演算器の
出力信号を選択し、前記第１の入力信号が負の場合には
前記算術論理演算器の出力信号を選択し、その結果前記
第１の出力信号として前記第１の入力信号の符号が正の
場合は前記第１の入力信号と第２の入力信号の加算結果
を、前記第１の入力信号の符号が負の場合は前記第１の
入力信号から第２の入力信号を引く減算結果を選択的に
出力するよう構成する事ができる。
付き加減算が指定された場合、前記算術論理演算器は、
前記第１の入力信号から前記第２の入力信号を引く減算
を実行し、前記算術演算器は、前記第１の入力信号と前
記第２の入力信号の加算を実行し、前記選択器は、前記
第１の入力信号の符号が正の場合には前記算術演算器の
出力信号を選択し、前記第１の入力信号が負の場合には
前記算術論理演算器の出力信号を選択し、その結果前記
第１の出力信号として前記第１の入力信号の符号が正の
場合は前記第１の入力信号と第２の入力信号の加算結果
を、前記第１の入力信号の符号が負の場合は前記第１の
入力信号から第２の入力信号を引く減算結果を選択的に
出力するよう構成する事ができる。
さらに本発明における算術論理演算ユニットでは、差の
絶対値演算が指定された場合、前記算術論理演算器は、
前記第１の入力信号から前記第２の入力信号を引く減算
を実行し、前記算術演算器は、前記第２の入力信号から
前記第１の入力信号を引く減算を実行し、前記選択器は
、前記算術論理演算器の出力信号の符号が正の場合には
前記算術論理演算器の出力信号を選択し、前記算術論理
演算器の出力信号の符号が負の場合には前記算術演算器
の出力信号を選択し、その結果前記第１の出力信号とし
て前記第１の入力信号と前記第２の入力信号の差の絶対
値を出力するよう構成される事ができる。
絶対値演算が指定された場合、前記算術論理演算器は、
前記第１の入力信号から前記第２の入力信号を引く減算
を実行し、前記算術演算器は、前記第２の入力信号から
前記第１の入力信号を引く減算を実行し、前記選択器は
、前記算術論理演算器の出力信号の符号が正の場合には
前記算術論理演算器の出力信号を選択し、前記算術論理
演算器の出力信号の符号が負の場合には前記算術演算器
の出力信号を選択し、その結果前記第１の出力信号とし
て前記第１の入力信号と前記第２の入力信号の差の絶対
値を出力するよう構成される事ができる。
以下、本発明の実旅例を図面を用いて説明する。
第１図は本発明の１実施例の構成を示すフロック図であ
り、並列加減算２選択付き加減算を実行する算術論理演
算ユニットの例である。第１図に於いて、１００は第１
の入力信号、１０１は第２の入力信号、１１０は算術論
理演算器、１１１は算術演算器、１２０は前記１１０か
らの出力信号、１２１は前記１１１からの出力信号、１
３０は前記１２０と１２１のどちらか一方を選択する選
択器、１２２は前記選択器からの第１の出力信号、１２
３は前記１１１からの第２の出力信号、１４０は前記１
００の最上位ビットを示す信号、１５０は選択付き加減
算を指定する場合１を、その他の場合はＯを示す信号、
１６０は前記１４０の論理否定と１５０の論理積を取り
、１の場合は前記１２２として前記１２１を、０の場合
は前記１２０を指定する制御信号である。
り、並列加減算２選択付き加減算を実行する算術論理演
算ユニットの例である。第１図に於いて、１００は第１
の入力信号、１０１は第２の入力信号、１１０は算術論
理演算器、１１１は算術演算器、１２０は前記１１０か
らの出力信号、１２１は前記１１１からの出力信号、１
３０は前記１２０と１２１のどちらか一方を選択する選
択器、１２２は前記選択器からの第１の出力信号、１２
３は前記１１１からの第２の出力信号、１４０は前記１
００の最上位ビットを示す信号、１５０は選択付き加減
算を指定する場合１を、その他の場合はＯを示す信号、
１６０は前記１４０の論理否定と１５０の論理積を取り
、１の場合は前記１２２として前記１２１を、０の場合
は前記１２０を指定する制御信号である。
以下に動作を説明する。並列加減算が指定された場合、
前記１５０はＯとなる。その結果、前記１１０は前記１
００から１０１を引く減算を行い、前記１１１は前記１
００と１０１を加える加算を行う。この時前記１３０は
、前記１６０が０となるため前記］２２として前記１２
０を出力し、前記１２３として前記１１１の演算結果を
出力する。
前記１５０はＯとなる。その結果、前記１１０は前記１
００から１０１を引く減算を行い、前記１１１は前記１
００と１０１を加える加算を行う。この時前記１３０は
、前記１６０が０となるため前記］２２として前記１２
０を出力し、前記１２３として前記１１１の演算結果を
出力する。
また選択付き加減算が指定された場合、前記ユ５０は１
となる。その結果、前記１１０は前記１００から１０１
を引く減算を行い、前記１１］は前記１００と１０１を
加える加算を行う。この時前記１３０は、前記１００の
ｍｓｂで指定される符号ビット１４０の論理否定と前記
１５０の論理積を取り、前記１００が負の場合前記１６
０は０となるため前記１２２として前記１２０を出力し
、前記１００が正の場合前記１６０は１となるため前記
１２２として前記１２１を出力する。
となる。その結果、前記１１０は前記１００から１０１
を引く減算を行い、前記１１］は前記１００と１０１を
加える加算を行う。この時前記１３０は、前記１００の
ｍｓｂで指定される符号ビット１４０の論理否定と前記
１５０の論理積を取り、前記１００が負の場合前記１６
０は０となるため前記１２２として前記１２０を出力し
、前記１００が正の場合前記１６０は１となるため前記
１２２として前記１２１を出力する。
第３図は本発明の他の実施例の構成を示すフロック図で
あり、並列加減算１選択付き加減算。
あり、並列加減算１選択付き加減算。
差の絶対値演算を実行する算術論理演算ユニットの例で
ある。第３図に於いて、１００，１．０１゜１１０．１
．１１，１２０，１２１，１３０，１２２１２３．１４
０，１５０は第１図と同様であるため説明を省略する。
ある。第３図に於いて、１００，１．０１゜１１０．１
．１１，１２０，１２１，１３０，１２２１２３．１４
０，１５０は第１図と同様であるため説明を省略する。
また３４１は前記１２０の最上位ビットを示す信号、３
５１は差の絶対値演算を指定する場合はｌを、その他の
場合は０を示す信号、３６０は前記１４０の論理否定と
１５０の論理積を取った信号と、前記３４１と３５１の
論理積を取った信号の論理和を取り、１の場合は前記１
２２として前記１２１を、Ｏの場合は前記１２０を指定
する制御信号である。
５１は差の絶対値演算を指定する場合はｌを、その他の
場合は０を示す信号、３６０は前記１４０の論理否定と
１５０の論理積を取った信号と、前記３４１と３５１の
論理積を取った信号の論理和を取り、１の場合は前記１
２２として前記１２１を、Ｏの場合は前記１２０を指定
する制御信号である。
以下に動作を説明する。並列加減算が指定された場合、
前記１５０は０．３５１はＯとなる。その結果、前記１
１０は前記ｌＯｏから１０１を引く減算を行い、前記１
１１は前記１００と１．０１を加える加算を行う。この
時前記１３０は、前記３６０が０となるため前記１２２
として前記１２０を出力し、前記１２３として前記１１
１の演算結果を出力する。
前記１５０は０．３５１はＯとなる。その結果、前記１
１０は前記ｌＯｏから１０１を引く減算を行い、前記１
１１は前記１００と１．０１を加える加算を行う。この
時前記１３０は、前記３６０が０となるため前記１２２
として前記１２０を出力し、前記１２３として前記１１
１の演算結果を出力する。
また選択付き加減算が指定された場合、前記１５０は１
，３５１は０となる。その結果、前記１１０は前記１０
０から１０１を引く減算を行い、前記１１１は前記１０
０と１０１を加える加算を行う。この時前記１３０は、
前記］、 ＯＯのｍｓｂて指定される符号ビット１４ｏ
の論理否定と前記１５０の論理積を取り、前記１００が
負の場合前記３６０はＯとなるため前記１２２として前
記１２０を出力し、前記１００が正の場合前記３６０は
１となるため前記１２２として前記１２１を出力する。
，３５１は０となる。その結果、前記１１０は前記１０
０から１０１を引く減算を行い、前記１１１は前記１０
０と１０１を加える加算を行う。この時前記１３０は、
前記］、 ＯＯのｍｓｂて指定される符号ビット１４ｏ
の論理否定と前記１５０の論理積を取り、前記１００が
負の場合前記３６０はＯとなるため前記１２２として前
記１２０を出力し、前記１００が正の場合前記３６０は
１となるため前記１２２として前記１２１を出力する。
また差の絶対値演算が指定された場合、前記１５０は０
．３５１は１となる。その結果、前記１１０は前記１０
０から１０１を引く減算を行い、前記１１１は前記１０
１からｌＯＯを引く減算を行う。この時前記１３０は、
前記１２０のｍｓｂで指定される符号ビット３４１と前
記３５１の論理積を取り、前記１２０が負の場合前記３
６０はｌとなるため前記１２２として前記１２１を出力
し、前記１００が正の場合前記３６０はＯとなるため前
記１２２として前記１２０を出力する。
．３５１は１となる。その結果、前記１１０は前記１０
０から１０１を引く減算を行い、前記１１１は前記１０
１からｌＯＯを引く減算を行う。この時前記１３０は、
前記１２０のｍｓｂで指定される符号ビット３４１と前
記３５１の論理積を取り、前記１２０が負の場合前記３
６０はｌとなるため前記１２２として前記１２１を出力
し、前記１００が正の場合前記３６０はＯとなるため前
記１２２として前記１２０を出力する。
以上の説明により、本発明によれば、前述の動画符号化
処理で使用される基本演算（式−１）。
処理で使用される基本演算（式−１）。
（式−２）、（式−３）を１命令で実行することがてき
るという効果がある。
るという効果がある。
第１図は本発明の一実施例の構成を示すブロック図であ
る。 １００・・・・・・第１の入力信号、１０１・・・・・
・第２の入力信号、１１０・・・・・・算術論理演算器
、１１１・・・・・算術演算器、１２０・・・・・・１
１０からの出力信号、１２１・・・・・・１１１からの
出力信号、１２２・・・・・・選択器からの第１の出力
信号、１２３・・・・・１１１からの第２の出力信号、
１３０・・・・・・１２０と１２１のどちらか一方を選
択する選択器、１４０・・・・・・１００の最上位ビッ
トを示す信号、１５０・・団・選択付き加減算を指定す
る場合１を、その他の場合は０を示す信号、１６０・・
・・・・１３０の制御信号。 第２図は従来例を示すブロック図である。 ２１１・・・・・・減算器、２２２−・・・・・１３０
からの第１の出力信号、２４０・・・・・・１２０の最
上位ビットを示す信号、２５０・・・・・・差の絶対値
演算を指定する場合１を、その他の場合は０を示す信号
、２６０・・１３０の制御信号である。 第３図は本発明の他の実施側の構成を示すブロック図で
ある。 ３４１・・・・・・１２０の最上位ビットを示す信号、
３５１・・・・・・差の絶対値演算を指定する場合１を
、その他の場合は０を示す信号、３６０・・・・・・１
３０の制御信号。 代理人 弁理士 内 原 晋 第 図
る。 １００・・・・・・第１の入力信号、１０１・・・・・
・第２の入力信号、１１０・・・・・・算術論理演算器
、１１１・・・・・算術演算器、１２０・・・・・・１
１０からの出力信号、１２１・・・・・・１１１からの
出力信号、１２２・・・・・・選択器からの第１の出力
信号、１２３・・・・・１１１からの第２の出力信号、
１３０・・・・・・１２０と１２１のどちらか一方を選
択する選択器、１４０・・・・・・１００の最上位ビッ
トを示す信号、１５０・・団・選択付き加減算を指定す
る場合１を、その他の場合は０を示す信号、１６０・・
・・・・１３０の制御信号。 第２図は従来例を示すブロック図である。 ２１１・・・・・・減算器、２２２−・・・・・１３０
からの第１の出力信号、２４０・・・・・・１２０の最
上位ビットを示す信号、２５０・・・・・・差の絶対値
演算を指定する場合１を、その他の場合は０を示す信号
、２６０・・１３０の制御信号である。 第３図は本発明の他の実施側の構成を示すブロック図で
ある。 ３４１・・・・・・１２０の最上位ビットを示す信号、
３５１・・・・・・差の絶対値演算を指定する場合１を
、その他の場合は０を示す信号、３６０・・・・・・１
３０の制御信号。 代理人 弁理士 内 原 晋 第 図
Claims (5)
- （１）複数ビットの２の補数で表現される第１の入力信
号と、複数ビットの２の補数で表現される第２の入力信
号と、前記第１の入力信号と前記第２の入力信号を入力
とする算術論理演算器と、前記第１の入力信号と前記第
２の入力信号を入力とする算術演算器と、前記算術論理
演算器の出力信号と前記算術論理演算器の出力信号の内
いずれか一方を選択する選択器と、前記選択器から出力
される第１の出力信号と、前記算術演算器から出力され
る第２の出力信号を有する事を特徴とする算術論理演算
ユニット。 - （２）請求項１記載の算術論理演算ユニットにおいて、
前記算術演算器は、前記第１の入力信号と前記第２の入
力信号の加算と、前記第１の入力信号から前記第２の入
力信号を引く減算と、前記第２の入力信号から前記第１
の入力信号を引く減算の内少なくとも一つの演算を行う
事を特徴とする算術論理演算ユニット。 - （３）請求項２記載の算術論理演算ユニットにおいて、
並列加減算が指定された場合、前記算術論理演算器は、
前記第１の入力信号から前記第２の入力信号を引く減算
を実行し、前記算術演算器は、前記第１の入力信号と前
記第２の入力信号の加算を実行し、前記選択器は、前記
算術論理演算器の出力を選択し、その結果前記第１の出
力信号、第２の出力信号としてそれぞれ前記第１の入力
信号から前記第２の入力信号を引く減算結果と、前記第
１の出力信号と第２の出力信号の加算結果を並列出力す
る事を特徴とする算術論理演算ユニット。 - （４）請求項３記載の算術論理演算ユニットにおいて、
選択付き加減算が指定された場合、前記算術論理演算器
は、前記第１の入力信号から前記第２の入力信号を引く
減算を実行し、前記算術演算器は、前記第１の入力信号
と前記第２の入力信号の加算を実行し、前記選択器は、
前記第１の入力信号の符号が正の場合には前記算術演算
器の出力信号を選択し、前記第１の入力信号が負の場合
には前記算術論理演算器の出力信号を選択し、その結果
前記第１の出力信号として前記第１の入力信号の符号が
正の場合は前記第１の入力信号と第２の入力信号の加算
結果を、前記第１の入力信号の符号が負の場合は前記第
１の入力信号から第２の入力信号を引く減算結果を選択
的に出力する事を特徴とする算術論理演算ユニット。 - （５）請求項４記載の算術論理演算ユニットにおいて、
差の絶対値演算が指定された場合、前記算術論理演算器
は、前記第１の入力信号から前記第２の入力信号を引く
減算を実行し、前記算術演算器は、前記第２の入力信号
から前記第１の入力信号を引く減算を実行し、前記選択
器は、前記算術論理演算器の出力信号の符号が正の場合
には前記算術論理演算器の出力信号を選択し、前記算術
論理演算器の出力信号の符号が負の場合には前記算術演
算器の出力信号を選択し、その結果前記第１の出力信号
として前記第１の入力信号と前記第２の入力信号の差の
絶対値を出力する事を特徴とする算術論理演算ユニット
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199550A JPH0484317A (ja) | 1990-07-27 | 1990-07-27 | 算術論理演算ユニット |
| DE69130553T DE69130553T2 (de) | 1990-07-27 | 1991-07-29 | Arithmetisch logische Einheit |
| EP91112737A EP0468534B1 (en) | 1990-07-27 | 1991-07-29 | Arithmetic logic unit |
| US08/038,558 US5305249A (en) | 1990-07-27 | 1993-03-26 | Digital signal processor for video signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199550A JPH0484317A (ja) | 1990-07-27 | 1990-07-27 | 算術論理演算ユニット |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0484317A true JPH0484317A (ja) | 1992-03-17 |
Family
ID=16409694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2199550A Pending JPH0484317A (ja) | 1990-07-27 | 1990-07-27 | 算術論理演算ユニット |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5305249A (ja) |
| EP (1) | EP0468534B1 (ja) |
| JP (1) | JPH0484317A (ja) |
| DE (1) | DE69130553T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994023384A1 (en) * | 1993-03-31 | 1994-10-13 | Sony Corporation | Apparatus for adaptively processing video signals |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US5793655A (en) * | 1996-10-23 | 1998-08-11 | Zapex Technologies, Inc. | Sum of the absolute values generator |
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| US7817719B2 (en) * | 2005-05-31 | 2010-10-19 | Atmel Corporation | System for increasing the speed of a sum-of-absolute-differences operation |
| US8015229B2 (en) * | 2005-06-01 | 2011-09-06 | Atmel Corporation | Apparatus and method for performing efficient multiply-accumulate operations in microprocessors |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3814925A (en) * | 1972-10-30 | 1974-06-04 | Amdahl Corp | Dual output adder and method of addition for concurrently forming the differences a{31 b and b{31 a |
| CA1257003A (en) * | 1985-06-19 | 1989-07-04 | Tadayoshi Enomoto | Arithmetic circuit |
| JPS6395533A (ja) * | 1986-10-09 | 1988-04-26 | Mitsubishi Electric Corp | 論理回路 |
| JPH073653B2 (ja) * | 1987-06-30 | 1995-01-18 | 三菱電機株式会社 | シフタ |
| JPH01204138A (ja) * | 1988-02-09 | 1989-08-16 | Nec Corp | 演算回路 |
-
1990
- 1990-07-27 JP JP2199550A patent/JPH0484317A/ja active Pending
-
1991
- 1991-07-29 DE DE69130553T patent/DE69130553T2/de not_active Expired - Fee Related
- 1991-07-29 EP EP91112737A patent/EP0468534B1/en not_active Expired - Lifetime
-
1993
- 1993-03-26 US US08/038,558 patent/US5305249A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| WO1994023384A1 (en) * | 1993-03-31 | 1994-10-13 | Sony Corporation | Apparatus for adaptively processing video signals |
| AU668298B2 (en) * | 1993-03-31 | 1996-04-26 | Sony Corporation | Apparatus for adaptively processing video signals |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0468534B1 (en) | 1998-12-02 |
| DE69130553T2 (de) | 1999-07-15 |
| DE69130553D1 (de) | 1999-01-14 |
| EP0468534A2 (en) | 1992-01-29 |
| US5305249A (en) | 1994-04-19 |
| EP0468534A3 (en) | 1993-01-07 |
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