JPH01204138A - 演算回路 - Google Patents

演算回路

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JPH01204138A
JPH01204138A JP63026565A JP2656588A JPH01204138A JP H01204138 A JPH01204138 A JP H01204138A JP 63026565 A JP63026565 A JP 63026565A JP 2656588 A JP2656588 A JP 2656588A JP H01204138 A JPH01204138 A JP H01204138A
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JP
Japan
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bit
input
circuit
output
data
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JP63026565A
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Toshiyuki Kano
敏行 加納
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NEC Corp
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NEC Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は演算回路に関し、特に半導体集積回路におい
て2つのnビットの2進数データの減算結果の絶対値を
求める絶対値演算回路に関する。
〔従来の技術〕
第2図は従来の絶対値演算回路を示す回路図である。同
図において、1はnビットデータ息が入力する入力端子
、2はnビットデータbが入力する入力端子、3および
4はnビットのインバータ回路、5は入力端子、6およ
びTはそれぞれ入力端子A、BおよびC1出力端子Sを
備え、入力端千人に入力されたnとットデータと入力端
子Bに入力されたnビットデータと入力端子Cに入力さ
れた1ビツトの桁上げデータを加算して出力端子Sから
出力するnビットの2進数加算器、8は入力端子Xおよ
びY、制御端子W、出力端子2を備え、制御端子Wに印
加した1ピツトデータが′1″のとき入力端子Yに印加
されたnビットデータを出力端子2に出力し、制御端子
Wに印加した1ビツトデータが″O”のとき入力端子X
に印加されたnビットデータを出力端子2に出力するn
ビットのセレクタ回路、9は出力端子である。
なお、2進数加算器6の出力端子SのNビットデータの
うち、符号ビットはセレクタ回路8の制御端子Wに入力
する。
次に上記構成による演算回路の動作について説明する。
まず、2進加算器6の入力端子Aにnビットデータ轟が
入力し、入力端子BKnビットデータbが入力するので
、入力端子5に′1″の1ビツトデータが入力すると、
その出力端子Sかも(a + b + 1 ) = (
a −b )の減算結果が出力される。同様に、2進加
算器Tの入力端子Aにnビットデータaが入力し、入力
端子Bにnビットデータbが入力しているので、その出
力端子Sから(b+a+1)=(b  a)の減算結果
が出力される。したがって、セレクタ回路8の入力端子
Xにnビットデータ(、−b)が入力し、入力端子Yに
nビットデータ(b−a )が入力するが、制御端子W
には2進数加算器6の出力データ(、−b)の減算結果
の符号ビットが”0″、すなわち二ビットデータ(、−
b)が正数のとき、出力端子2にはnビットデータ(龜
−b)が出力する。一方、2進数加算器6の出力データ
(a−b )の減算結果の符号ビットが11”、すなわ
ちnビットデータ<、−b)が負数のとき、出力端子2
にはnビットデータ(b−a )が出力する。このよう
に、出力端子Sには減算結果(a−b)の絶対値が出力
する。
〔発明が解決しようとする課題〕
上述した従来の演算回路は、nビット2進数加算器を2
個使用しているため、構成が複雑になるばか夛でなく素
子数の増加を招き、半導体集積回路の消費電力の増加と
チップ面積が増大するという欠点がある。
〔課題を解決するための手段〕
この発明に係る演算回路は、nビットデータaとnビッ
トデータbを加算するnビット2進数加算器と、このn
ビット2進加算器の出力データが入力するnピット1加
算回路と、第1の入力端子にnビット2進数加算器の反
転出力データが入力し、第2の入力端子にnビット1加
算回路の出力データが入力し、制御端子にnビット2進
数加算器の出力の符号ビットが入力し、出力端子から演
算結果の絶対値を出力するnビットセレクタ回路とを有
している。
〔作用〕
この発明は構成が簡略化され、半導体集積回路の消費電
力を低減することができる。
〔実施例〕
第1図はこの発明に係る演算回路の一実施例を示すブロ
ック図である。同図において、10はnビットのインバ
ータ回路、11は入力したnビットデータに1を加算し
て出力するnビット1加算回路、12は制御端子Wに印
加された1ビツトデータが”1”のとき、入力端子Xに
入力したnビットデータを出力端子2に出力し、制御端
子Wに印加された1ビツトデータが60”のとき、入力
端子YK大入力たnビットデータを出力端子ZK比出力
るnビットのセレクタ回路である。
なお、前記nビット2進数加算器6は入力端子Aに入力
するnビット2進数データaと入力端子Bに入力するn
ビット2進数データbを加算し、さらに入力端子Cに入
力する1ビツトデータがこの加算結果の最下位ビットに
加算されて出力端子Sから出力する。
次に、上記構成による演算回路の動作について説明する
。まず、2進加算器6の入力端子Aにnビットデータa
が入力し、入力端子Bにnビットデータbが入力するの
で、入力端子5に1ビツトデータ10″が印加すると、
その出力端子Sには(a +b )すなわち(a−b’
−1)のnビットの演算結果が出力される。そして、こ
の(a−b−1)のnビットデータの符号ビットが′1
”、すなわち(a−b−1)が負のとき、セレクタ回路
12は入力端子Xに入力するデータ、つま、9nビツト
インバ一タ回路3の出力データが出力されるので、その
出力端子ZKは(a−b−1)の反転結果、すなわち(
*−b−1)=−(a−b−1)−1=(b−a )=
−(、−b)と麦シ、(、−b)の演算結果の符号を反
転し正の値となる。一方、(a−bl)のnビットデー
タの符号ビットが10”、すなわち(a−b−1)が正
数のとき、セレクタ回路12は入力端子Yに入力するデ
ータ、つまInビットインバータ回路3の出力データが
出力されるので、その出力端子2には(A  b  1
)+1=(a−b)が出力される。このように、出力端
子9には演算(1−b)あるいはCb−a )の結果の
いずれか正数の方、すなわち(、−b)の演算結果の絶
対値が出力される。
〔発明の効果〕
以上詳細に説明したようくいこの発明に係る演算回路に
よれば、構成が簡略化されnビット2進数加算器にくら
べ素子数の少ないnビット1加算回路を使用することに
より素子数が低減され、半導体集積回路の消費電力が低
減され、チップ面積を縮小することができる効果がある
【図面の簡単な説明】
第1図はこの発明に係る演算回路の一実施例を示すブロ
ック図、第2図は従来の演算回路を示すブロック図であ
る。 1および2・・・争入力端子、3・・・拳インバータ回
路、5・―・・入力端子、6・・串・2進数加算器、9
・・・・出力端子、10・会・・インバータ回路、11
・・@−nビット1加算回路、12・・・・セレクタ回
路。 第1図 第2図

Claims (1)

    【特許請求の範囲】
  1. nビットデータaとnビットデータbを加算するnビッ
    ト2進数加算器と、このnビット2進加算器の出力デー
    タが入力するnビット1加算回路と、第1の入力端子に
    nビット2進数加算器の反転出力データが入力し、第2
    の入力端子にnビット1加算回路の出力データが入力し
    、制御端子にnビット2進数加算器の出力の符号ビット
    が入力し、出力端子から演算結果の絶対値を出力するn
    ビットセレクタ回路とを備えたことを特徴とする演算回
    路。
JP63026565A 1988-02-09 1988-02-09 演算回路 Pending JPH01204138A (ja)

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