JPH01204138A - 演算回路 - Google Patents

演算回路

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JPH01204138A
JPH01204138A JP63026565A JP2656588A JPH01204138A JP H01204138 A JPH01204138 A JP H01204138A JP 63026565 A JP63026565 A JP 63026565A JP 2656588 A JP2656588 A JP 2656588A JP H01204138 A JPH01204138 A JP H01204138A
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JP
Japan
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bit
input
circuit
output
data
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Toshiyuki Kano
敏行 加納
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NEC Corp
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NEC Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は演算回路に関し、特に半導体集積回路におい
て２つのｎビットの２進数データの減算結果の絶対値を
求める絶対値演算回路に関する。
〔従来の技術〕
第２図は従来の絶対値演算回路を示す回路図である。同
図において、１はｎビットデータ息が入力する入力端子
、２はｎビットデータｂが入力する入力端子、３および
４はｎビットのインバータ回路、５は入力端子、６およ
びＴはそれぞれ入力端子Ａ、ＢおよびＣ１出力端子Ｓを
備え、入力端千人に入力されたｎとットデータと入力端
子Ｂに入力されたｎビットデータと入力端子Ｃに入力さ
れた１ビツトの桁上げデータを加算して出力端子Ｓから
出力するｎビットの２進数加算器、８は入力端子Ｘおよ
びＹ、制御端子Ｗ、出力端子２を備え、制御端子Ｗに印
加した１ピツトデータが′１″のとき入力端子Ｙに印加
されたｎビットデータを出力端子２に出力し、制御端子
Ｗに印加した１ビツトデータが″Ｏ”のとき入力端子Ｘ
に印加されたｎビットデータを出力端子２に出力するｎ
ビットのセレクタ回路、９は出力端子である。
なお、２進数加算器６の出力端子ＳのＮビットデータの
うち、符号ビットはセレクタ回路８の制御端子Ｗに入力
する。
次に上記構成による演算回路の動作について説明する。
まず、２進加算器６の入力端子Ａにｎビットデータ轟が
入力し、入力端子ＢＫｎビットデータｂが入力するので
、入力端子５に′１″の１ビツトデータが入力すると、
その出力端子Ｓかも（ａ　＋　ｂ　＋　１　）　＝　（
ａ　−ｂ　）の減算結果が出力される。同様に、２進加
算器Ｔの入力端子Ａにｎビットデータａが入力し、入力
端子Ｂにｎビットデータｂが入力しているので、その出
力端子Ｓから（ｂ＋ａ＋１）＝（ｂ　　ａ）の減算結果
が出力される。したがって、セレクタ回路８の入力端子
Ｘにｎビットデータ（、−ｂ）が入力し、入力端子Ｙに
ｎビットデータ（ｂ−ａ　）が入力するが、制御端子Ｗ
には２進数加算器６の出力データ（、−ｂ）の減算結果
の符号ビットが”０″、すなわち二ビットデータ（、−
ｂ）が正数のとき、出力端子２にはｎビットデータ（龜
−ｂ）が出力する。一方、２進数加算器６の出力データ
（ａ−ｂ　）の減算結果の符号ビットが１１”、すなわ
ちｎビットデータ＜、−ｂ）が負数のとき、出力端子２
にはｎビットデータ（ｂ−ａ　）が出力する。このよう
に、出力端子Ｓには減算結果（ａ−ｂ）の絶対値が出力
する。
〔発明が解決しようとする課題〕
上述した従来の演算回路は、ｎビット２進数加算器を２
個使用しているため、構成が複雑になるばか夛でなく素
子数の増加を招き、半導体集積回路の消費電力の増加と
チップ面積が増大するという欠点がある。
〔課題を解決するための手段〕
この発明に係る演算回路は、ｎビットデータａとｎビッ
トデータｂを加算するｎビット２進数加算器と、このｎ
ビット２進加算器の出力データが入力するｎピット１加
算回路と、第１の入力端子にｎビット２進数加算器の反
転出力データが入力し、第２の入力端子にｎビット１加
算回路の出力データが入力し、制御端子にｎビット２進
数加算器の出力の符号ビットが入力し、出力端子から演
算結果の絶対値を出力するｎビットセレクタ回路とを有
している。
〔作用〕
この発明は構成が簡略化され、半導体集積回路の消費電
力を低減することができる。
〔実施例〕
第１図はこの発明に係る演算回路の一実施例を示すブロ
ック図である。同図において、１０はｎビットのインバ
ータ回路、１１は入力したｎビットデータに１を加算し
て出力するｎビット１加算回路、１２は制御端子Ｗに印
加された１ビツトデータが”１”のとき、入力端子Ｘに
入力したｎビットデータを出力端子２に出力し、制御端
子Ｗに印加された１ビツトデータが６０”のとき、入力
端子ＹＫ大入力たｎビットデータを出力端子ＺＫ比出力
るｎビットのセレクタ回路である。
なお、前記ｎビット２進数加算器６は入力端子Ａに入力
するｎビット２進数データａと入力端子Ｂに入力するｎ
ビット２進数データｂを加算し、さらに入力端子Ｃに入
力する１ビツトデータがこの加算結果の最下位ビットに
加算されて出力端子Ｓから出力する。
次に、上記構成による演算回路の動作について説明する
。まず、２進加算器６の入力端子Ａにｎビットデータａ
が入力し、入力端子Ｂにｎビットデータｂが入力するの
で、入力端子５に１ビツトデータ１０″が印加すると、
その出力端子Ｓには（ａ　＋ｂ　）すなわち（ａ−ｂ’
−１）のｎビットの演算結果が出力される。そして、こ
の（ａ−ｂ−１）のｎビットデータの符号ビットが′１
”、すなわち（ａ−ｂ−１）が負のとき、セレクタ回路
１２は入力端子Ｘに入力するデータ、つま、９ｎビツト
インバ一タ回路３の出力データが出力されるので、その
出力端子ＺＫは（ａ−ｂ−１）の反転結果、すなわち（
＊−ｂ−１）＝−（ａ−ｂ−１）−１＝（ｂ−ａ　）＝
−（、−ｂ）と麦シ、（、−ｂ）の演算結果の符号を反
転し正の値となる。一方、（ａ−ｂｌ）のｎビットデー
タの符号ビットが１０”、すなわち（ａ−ｂ−１）が正
数のとき、セレクタ回路１２は入力端子Ｙに入力するデ
ータ、つまＩｎビットインバータ回路３の出力データが
出力されるので、その出力端子２には（Ａ　　ｂ　　１
）＋１＝（ａ−ｂ）が出力される。このように、出力端
子９には演算（１−ｂ）あるいはＣｂ−ａ　）の結果の
いずれか正数の方、すなわち（、−ｂ）の演算結果の絶
対値が出力される。
〔発明の効果〕
以上詳細に説明したようくいこの発明に係る演算回路に
よれば、構成が簡略化されｎビット２進数加算器にくら
べ素子数の少ないｎビット１加算回路を使用することに
より素子数が低減され、半導体集積回路の消費電力が低
減され、チップ面積を縮小することができる効果がある
。
【図面の簡単な説明】
第１図はこの発明に係る演算回路の一実施例を示すブロ
ック図、第２図は従来の演算回路を示すブロック図であ
る。 １および２・・・争入力端子、３・・・拳インバータ回
路、５・―・・入力端子、６・・串・２進数加算器、９
・・・・出力端子、１０・会・・インバータ回路、１１
・・＠−ｎビット１加算回路、１２・・・・セレクタ回
路。 第１図 第２図

Claims (1)

    【特許請求の範囲】
  1. ｎビットデータａとｎビットデータｂを加算するｎビッ
    ト２進数加算器と、このｎビット２進加算器の出力デー
    タが入力するｎビット１加算回路と、第１の入力端子に
    ｎビット２進数加算器の反転出力データが入力し、第２
    の入力端子にｎビット１加算回路の出力データが入力し
    、制御端子にｎビット２進数加算器の出力の符号ビット
    が入力し、出力端子から演算結果の絶対値を出力するｎ
    ビットセレクタ回路とを備えたことを特徴とする演算回
    路。
JP63026565A 1988-02-09 1988-02-09 演算回路 Pending JPH01204138A (ja)

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CA000590450A CA1301937C (en) 1988-02-09 1989-02-08 Absolute value calculating circuit having a single adder
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