JPS61105640A - 並列補数回路 - Google Patents
並列補数回路Info
- Publication number
- JPS61105640A JPS61105640A JP59227008A JP22700884A JPS61105640A JP S61105640 A JPS61105640 A JP S61105640A JP 59227008 A JP59227008 A JP 59227008A JP 22700884 A JP22700884 A JP 22700884A JP S61105640 A JPS61105640 A JP S61105640A
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- JP
- Japan
- Prior art keywords
- bit
- circuit
- output
- gates
- complement
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は新規な基本原理を基礎として２の補数を発生す
る並列補数回路に関する。
る並列補数回路に関する。
数値計算、例えば減算、対数計算において２の補数が用
いられる。この２の補数を電子回路で発生するのにゲー
ト数が少ないことが要求される。
いられる。この２の補数を電子回路で発生するのにゲー
ト数が少ないことが要求される。
これはチップ上に占めるスペースを減少させ、集積比の
向上に寄与することから求められるものである。
向上に寄与することから求められるものである。
従来の２の補数を発生する回路の基本原理は２の補数を
求めんとする数の２進僅の各ビットを反転してさらに′
１”を加算して発生することにあり、その２の補数を並
列に発生する回路は排他的論理和回路及び半加算回路を
用いて構成されている。
求めんとする数の２進僅の各ビットを反転してさらに′
１”を加算して発生することにあり、その２の補数を並
列に発生する回路は排他的論理和回路及び半加算回路を
用いて構成されている。
この従来の並列補数回路は１ビット当たりのゲート数が
９ゲートにものぼる。従って、処理ピント数が多くなる
のに伴って必要なゲート数が多くなり、回路がチップ上
に占有するスペースが多くなって集積化の向上の妨げに
なる。
９ゲートにものぼる。従って、処理ピント数が多くなる
のに伴って必要なゲート数が多くなり、回路がチップ上
に占有するスペースが多くなって集積化の向上の妨げに
なる。
本発明は上述の問題点の可及的な解決を図り得る並列補
数回路を提供するもので、その手段は並列補数回路にお
いて、被補数化２進数の最下位ビットをそのまま出力す
る回路と、 前記最下位ビットを除く着目したビット毎に前記着目し
たビットより下位のビットに１があるか否かを判断する
第１の回路と、該第１の回路の出力及び符号ビットに応
答して前記着目したビットを反転させるか否かを判断す
る第２の回路と、該第２の回路の出力及び着目したビッ
トに応答してその着目したビットの２の補数ビット出力
を発生する第３の回路とを備えて構成したものである。
数回路を提供するもので、その手段は並列補数回路にお
いて、被補数化２進数の最下位ビットをそのまま出力す
る回路と、 前記最下位ビットを除く着目したビット毎に前記着目し
たビットより下位のビットに１があるか否かを判断する
第１の回路と、該第１の回路の出力及び符号ビットに応
答して前記着目したビットを反転させるか否かを判断す
る第２の回路と、該第２の回路の出力及び着目したビッ
トに応答してその着目したビットの２の補数ビット出力
を発生する第３の回路とを備えて構成したものである。
本発明回路は最下位ビット、及び着目したビットより下
位のビットに１が存在しない場合の着目したビットにつ
いては、そのビットを反転させないが、着目したビット
より下位に１が存在する場合には着目したビットを反転
させるという２の補数の論理を用いて２の補°数を発生
させている。この補数化原理によれば従来よりもゲート
数を削減し得て回路の占有スペースを低減し、チップの
集積化の向上に寄与し、回路の高速化も得られる。
位のビットに１が存在しない場合の着目したビットにつ
いては、そのビットを反転させないが、着目したビット
より下位に１が存在する場合には着目したビットを反転
させるという２の補数の論理を用いて２の補°数を発生
させている。この補数化原理によれば従来よりもゲート
数を削減し得て回路の占有スペースを低減し、チップの
集積化の向上に寄与し、回路の高速化も得られる。
以下、添付図面を参照しながら本発明の詳細な説明する
。
。
第１図は本発明の一実施例を示す。この実施例における
２の補数並列発生回路は次のように構成されている。こ
の回路にて補数化されんとする被補数化２進数の最下位
ピッ） （ＬＳＢ）Ｄｏは線１を経て出力Ｑｏとしてそ
のまま出力される。そして、最下位ビットを除（着目し
たビット（Ｄｌ。
２の補数並列発生回路は次のように構成されている。こ
の回路にて補数化されんとする被補数化２進数の最下位
ピッ） （ＬＳＢ）Ｄｏは線１を経て出力Ｑｏとしてそ
のまま出力される。そして、最下位ビットを除（着目し
たビット（Ｄｌ。
Ｄ２又はＤａ＞毎に着目したビットよりも下位のビット
に１があるか否かを判断する第１の回路２．。
に１があるか否かを判断する第１の回路２．。
２２．２２と、第１の回路の出力及び符号ビットに応答
して前記着目したビットを反転させるか否かを判断する
第２の回路３ｓ、３２．３３と、第２の回路の出力及び
前記着目したビットに応答してその着目したビットの２
の補数ビット出力を発生する第３の回路４１．４２．４
ｇとを設けて構成されている。
して前記着目したビットを反転させるか否かを判断する
第２の回路３ｓ、３２．３３と、第２の回路の出力及び
前記着目したビットに応答してその着目したビットの２
の補数ビット出力を発生する第３の回路４１．４２．４
ｇとを設けて構成されている。
その第１の回路２１は線５であり、第１の回路２２．２
３は夫々、線５及びピッ）ＤＩ大入力接続されたオアゲ
ート６、オアゲート６の出力及びビットＤ２人力に接続
されたオアゲート７である。
３は夫々、線５及びピッ）ＤＩ大入力接続されたオアゲ
ート６、オアゲート６の出力及びビットＤ２人力に接続
されたオアゲート７である。
又、第２の回−路３１，３２．３３の例は夫々、線５及
び符号ビット入力に接続されたナンドゲート８、オアゲ
ート６の出力及び符号ビット大刀に接続されたナンドゲ
ート９．オアゲート７の出力及び符号ビット入力に接続
されたナンドゲート１０である。第３の回路４．の例は
ナンドゲート８の出力及びビットＤ１人力に接続された
ナンドゲート１１、並びにナンドゲート１１．８の出力
及びとットＤ、入力に接続されたオア−ナンドゲート１
２（１３はオアゲート、１４はナンドゲート）から成る
。第３の回路４２の例はナンドゲート９の出力及びビッ
トＤ２人力に接続されたナンドゲ−−ト１５、並びにナ
ンドゲート１５．９の出力及びビットＤ２人力に接続さ
れたオア−ナンドゲート１６（１７はオアゲート、１８
はナンドゲート）から成る。第３の回路４３の例はナン
ドゲート１０の出力及びビットＤ３人力に接続されたナ
ンドゲート１９、並びにナンドゲート１９．１０の出力
及びビットＤ３人力に接続されたオア−ナンドゲート２
０（２１はオアゲート、２２はナンドゲ−ト）から成る
。
び符号ビット入力に接続されたナンドゲート８、オアゲ
ート６の出力及び符号ビット大刀に接続されたナンドゲ
ート９．オアゲート７の出力及び符号ビット入力に接続
されたナンドゲート１０である。第３の回路４．の例は
ナンドゲート８の出力及びビットＤ１人力に接続された
ナンドゲート１１、並びにナンドゲート１１．８の出力
及びとットＤ、入力に接続されたオア−ナンドゲート１
２（１３はオアゲート、１４はナンドゲート）から成る
。第３の回路４２の例はナンドゲート９の出力及びビッ
トＤ２人力に接続されたナンドゲ−−ト１５、並びにナ
ンドゲート１５．９の出力及びビットＤ２人力に接続さ
れたオア−ナンドゲート１６（１７はオアゲート、１８
はナンドゲート）から成る。第３の回路４３の例はナン
ドゲート１０の出力及びビットＤ３人力に接続されたナ
ンドゲート１９、並びにナンドゲート１９．１０の出力
及びビットＤ３人力に接続されたオア−ナンドゲート２
０（２１はオアゲート、２２はナンドゲ−ト）から成る
。
このように構成される本発明回路例の動作を被補数化２
進数が１０１０の場合について説明する。
進数が１０１０の場合について説明する。
その２進数の最下位ビットＤｏ Ｏ”は線１を経て出
力Ｑｏとしてそのまま出力される（第２図参照）。
力Ｑｏとしてそのまま出力される（第２図参照）。
ビットＤ１について、そのビットより下位のビットに１
が存在するか否かの判断出力である線５上の信号は“Ｏ
”となり、ビットＤ１を反転させるべきか否かのナンド
ゲート８の出力は“１″となる。従って、ピントＤ１は
“１”であるから、ナンドゲート１１の出力は“０”と
なりオアゲート１３の出力は１”となる。因って、ナン
ドゲート１４の出力即ちピッ）Ｄ、の補数化出力Ｑ。
が存在するか否かの判断出力である線５上の信号は“Ｏ
”となり、ビットＤ１を反転させるべきか否かのナンド
ゲート８の出力は“１″となる。従って、ピントＤ１は
“１”であるから、ナンドゲート１１の出力は“０”と
なりオアゲート１３の出力は１”となる。因って、ナン
ドゲート１４の出力即ちピッ）Ｄ、の補数化出力Ｑ。
は“１″となる。
このビットＤ、における補数化過程はビットＤ２゜Ｄ３
についても全く同様である。即ち、ピッ）Ｄａについて
のそのビットより下位のビットに１が存在するか否かの
判断出力であるオアゲート６からの出力は１”となり、
ビットＤ２を反転させるべきか否かのナンドゲート９の
出方は“０”となる。従って、ピッ）Ｄａは“０”にあ
るから、ナンドゲート１５の出力は“１”となり、オア
ゲート１７の出力は“０”となる。因って、ナンドゲー
ト１８の出力即ちピッ）Ｄａの補数化出力は“１”とな
る。又、ビットＤ３についてのそのビットより下位のビ
ットに１が存在するか否かの判断出力であるオアゲート
７からの出方は“１”となり、ビットＤ３を反転させる
べきか否かのナンドゲート１０の出力は“０″となる。
についても全く同様である。即ち、ピッ）Ｄａについて
のそのビットより下位のビットに１が存在するか否かの
判断出力であるオアゲート６からの出力は１”となり、
ビットＤ２を反転させるべきか否かのナンドゲート９の
出方は“０”となる。従って、ピッ）Ｄａは“０”にあ
るから、ナンドゲート１５の出力は“１”となり、オア
ゲート１７の出力は“０”となる。因って、ナンドゲー
ト１８の出力即ちピッ）Ｄａの補数化出力は“１”とな
る。又、ビットＤ３についてのそのビットより下位のビ
ットに１が存在するか否かの判断出力であるオアゲート
７からの出方は“１”となり、ビットＤ３を反転させる
べきか否かのナンドゲート１０の出力は“０″となる。
従って、ピッ）Ｄ３が“１”であるから、ナンドゲート
１９の出力も又オアゲート２１の出方も“ｌ”となる。
１９の出力も又オアゲート２１の出方も“ｌ”となる。
因って、ナンドゲート２２の出方即ちビットＤ３の補数
化出力は０”となる。
化出力は０”となる。
この２の補数並列発生回路を構成するオアゲート６．７
は２ゲート；ナンドゲー）８． ９． １０゜１１．１
５．１９は１ゲート；オア−ナンドゲート１２．１６．
２０は２ゲートで構成されるから、本回路例においては
上述の従来回路に比し最下位ビットＤｏでは９ゲート、
とットＤ、では５ゲート、ビットＤ２ ＋ Ｄ３では
夫々３ゲート少なくて済む。従って、回路全体では従来
回路より２０ゲート少ないゲート数で同一の補数化処理
を行ない得ることになる。
は２ゲート；ナンドゲー）８． ９． １０゜１１．１
５．１９は１ゲート；オア−ナンドゲート１２．１６．
２０は２ゲートで構成されるから、本回路例においては
上述の従来回路に比し最下位ビットＤｏでは９ゲート、
とットＤ、では５ゲート、ビットＤ２ ＋ Ｄ３では
夫々３ゲート少なくて済む。従って、回路全体では従来
回路より２０ゲート少ないゲート数で同一の補数化処理
を行ない得ることになる。
なお、上記実施例においては、４ビットの補数化を行な
う回路例を示したが、そのピント数に制限はない。
う回路例を示したが、そのピント数に制限はない。
以上説明したように、本発明によれば、■ゲート数を従
来回路に比し３割強削減し得る、■従って、占有スペー
スを低減してチップの集積化の向上に寄与する。
来回路に比し３割強削減し得る、■従って、占有スペー
スを低減してチップの集積化の向上に寄与する。
第１図は本発明の一実施例を示す図、第２図は被補数化
２進数が１０１０の場合についての補数化過程を示す図
である。・ 図中、ｌはピントＤｏをそのまま出力する線、２１．２
ａ、２３は第１の回路、３ｔ、３２，３ｓは第２の回路
、４１．４２．４３は第３の回路である。 第１図 第２図
２進数が１０１０の場合についての補数化過程を示す図
である。・ 図中、ｌはピントＤｏをそのまま出力する線、２１．２
ａ、２３は第１の回路、３ｔ、３２，３ｓは第２の回路
、４１．４２．４３は第３の回路である。 第１図 第２図
Claims (2)
- （１）並列補数回路において、被補数化２進数の最下位
ビットをそのまま出力する回路と、 前記最下位ビットを除く着目したビット毎に前記着目し
たビットより下位のビットに１があるか否かを判断する
第１の回路と、該第１の回路の出力及び符号ビットに応
答して前記着目したビットを反転させるか否かを判断す
る第２の回路と、該第２の回路の出力及び着目したビッ
トに応答してその着目したビットの２の補数ビット出力
を発生する第３の回路とを備えて前記被補数化２進数の
２の補数を発生するように構成したことを特徴とする並
列補数回路。 - （２）前記第１の回路は着目したビットが最下位ビット
より１ビット高位のビットである場合に最下位ビットを
前記第２の回路に導く回路とし、着目したビットが最下
位ビットより２ビット以上高位のビットである場合には
着目したビットより１ビット下位の前記第１の回路の出
力と着目したビットより１ビット下位のビットとを受け
るオアゲートとし、前記第２の回路は着目したビットの
前記第１の回路の出力と符号ビットとを受けるナンドゲ
ートとし、前記第３の回路は着目したビットの前記第２
の回路の出力及び着目したビットを受けるナンドゲート
並びに該ナンドゲートの出力、着目した前記第２の回路
の出力及び着目したビットを受けるオア−ナンドゲート
として構成したことを特徴とする特許請求の範囲第１項
記載の並列補数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59227008A JPS61105640A (ja) | 1984-10-29 | 1984-10-29 | 並列補数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59227008A JPS61105640A (ja) | 1984-10-29 | 1984-10-29 | 並列補数回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61105640A true JPS61105640A (ja) | 1986-05-23 |
Family
ID=16854062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59227008A Pending JPS61105640A (ja) | 1984-10-29 | 1984-10-29 | 並列補数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61105640A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS634335A (ja) * | 1986-06-24 | 1988-01-09 | Nec Corp | デ−タ形式変換回路 |
| JPH01244527A (ja) * | 1988-03-25 | 1989-09-28 | Nec Corp | 情報処理装置 |
-
1984
- 1984-10-29 JP JP59227008A patent/JPS61105640A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS634335A (ja) * | 1986-06-24 | 1988-01-09 | Nec Corp | デ−タ形式変換回路 |
| JPH01244527A (ja) * | 1988-03-25 | 1989-09-28 | Nec Corp | 情報処理装置 |
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