JPH03257622A - 乗算器回路 - Google Patents
乗算器回路Info
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- JPH03257622A JPH03257622A JP2057129A JP5712990A JPH03257622A JP H03257622 A JPH03257622 A JP H03257622A JP 2057129 A JP2057129 A JP 2057129A JP 5712990 A JP5712990 A JP 5712990A JP H03257622 A JPH03257622 A JP H03257622A
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- signal
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- 230000000295 complement effect Effects 0.000 claims abstract description 26
- 230000001131 transforming effect Effects 0.000 abstract 1
- 238000006243 chemical reaction Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 108010076504 Protein Sorting Signals Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、デジタル信号処理を行なう装置において、極
性振幅表示出力をもつ演算回路の出力信号と、２の補数
表現された信号との乗算を行なう乗算器回路に関する。
性振幅表示出力をもつ演算回路の出力信号と、２の補数
表現された信号との乗算を行なう乗算器回路に関する。
従来の技術
第５図に、従来の乗算器と極性振巾表示出力をもつ演算
回路により構成される乗算器回路を示す。
回路により構成される乗算器回路を示す。
入力端子１に入力された２の補数表示のＮビットのデジ
タル信号は、演算回路２に入力され、論理演算された後
、極性振幅表示の信号として、演算回路２から出力され
る。
タル信号は、演算回路２に入力され、論理演算された後
、極性振幅表示の信号として、演算回路２から出力され
る。
極性振幅表示は、
で表現される２進数の表示方式であり、ＭＳＢの信号ｘ
ｓが、正負の極性を示し、（ＭＳＢ−１）ビットからＬ
ＳＢまでが絶対値を表わす。
ｓが、正負の極性を示し、（ＭＳＢ−１）ビットからＬ
ＳＢまでが絶対値を表わす。
これに対して、２の補数表示は、
で表現される２進数の表示方式であり、極性振幅表示か
ら、２の補数表示への変換は、ＭＳＢであるｘｓがＯす
なわち正の数の場合、 ｘ’＝ｘ となり、ｘｓが１すなわち負数の場合は、となる。
ら、２の補数表示への変換は、ＭＳＢであるｘｓがＯす
なわち正の数の場合、 ｘ’＝ｘ となり、ｘｓが１すなわち負数の場合は、となる。
論理回路上での変換は、第５図の変換回路３のように、
（Ｎ−１）ビットの論理ゲート４〜６で、ＭＳＢと各ビ
ットの排他論理和をとった後に、全加算器７〜９で、Ｍ
ＳＢの加算を行なうことにより実現される。
（Ｎ−１）ビットの論理ゲート４〜６で、ＭＳＢと各ビ
ットの排他論理和をとった後に、全加算器７〜９で、Ｍ
ＳＢの加算を行なうことにより実現される。
すなわち、ＭＳＢであるＸｓがＯの場合Ｘ＝Ｘ ｓ Ｘ
ｎ−＋Ｘｎ−＋−Ｘ＋Ｘｏ＋Ｘ ｓとなり、Ｘｓが１の
場合 Ｘ＝ＸｓＸｎ−＋ Ｘｎ−１・・・Ｘｌ Ｘｏ＋Ｘｓと
なる。
ｎ−＋Ｘｎ−＋−Ｘ＋Ｘｏ＋Ｘ ｓとなり、Ｘｓが１の
場合 Ｘ＝ＸｓＸｎ−＋ Ｘｎ−１・・・Ｘｌ Ｘｏ＋Ｘｓと
なる。
演算回路２の出力は、変換回路３で、２の補数表示に変
換された後、乗算器１０のＸ入力に入力される。
換された後、乗算器１０のＸ入力に入力される。
一方、乗算器１０のＹ入力には、入力端子１に加えられ
た２の補数表示の信号が入力され、Ｘ−Ｙの入力の乗算
結果は、出力端子１１より出力される。
た２の補数表示の信号が入力され、Ｘ−Ｙの入力の乗算
結果は、出力端子１１より出力される。
発明が解決しようとする課題
しかしながら、従来の乗算器回路においては、極性表示
から２の補数表示への変換回路が、論理ゲート４〜６と
全加算器７〜９によって構成されるため、回路素子数が
増加し、ＬＳＩ化する場合にチップ面積が増大するとい
う問題がある。
から２の補数表示への変換回路が、論理ゲート４〜６と
全加算器７〜９によって構成されるため、回路素子数が
増加し、ＬＳＩ化する場合にチップ面積が増大するとい
う問題がある。
本発明はこのような従来の問題を解決する乗算器回路を
提供するものである。
提供するものである。
課題を解決するための手段
この目的を達成するために、本発明は、信号の極性振幅
表示から２の補数表示への変換を、乗算器に付加した論
理回路と、乗算に使用する全加算器で行なう回路構成と
している。
表示から２の補数表示への変換を、乗算器に付加した論
理回路と、乗算に使用する全加算器で行なう回路構成と
している。
作用
極性振幅表示から２の補数表示への変換を、乗算器に付
加した論理ゲートと、乗算用の全加算器で行なうことに
より、変換用の全加算器が削減できる。
加した論理ゲートと、乗算用の全加算器で行なうことに
より、変換用の全加算器が削減できる。
乗算器は、論理ゲートが増えた分だけ回路素子数が増加
するが、これは、変換回路の論理ゲートと同じ回路素子
数であるため、全体として、変換用の全加算器の分だけ
、回路素子数が削減できる。
するが、これは、変換回路の論理ゲートと同じ回路素子
数であるため、全体として、変換用の全加算器の分だけ
、回路素子数が削減できる。
実施例
第１図に、本発明の一実施例である４ビツトの三角関数
発生回路と４ビツト×４ビツトの乗算器により構成され
る三角関数乗算器回路を示す。
発生回路と４ビツト×４ビツトの乗算器により構成され
る三角関数乗算器回路を示す。
第１の入力端子１２に入力されたデジタル信号は、三角
関数発生回路１３に入力される。三角関数発生回路１３
は、デコーダ１４．ｓ ｉｎ ＲＯＭ１５゜ｃｏｓ
ＲＯＭ１６、ＲＯＭ出力選択回路１７より構成され、
Ｏ〜３６０°までのｓｉｎデータ又はｃｏｓデータが出
力される。三角関数発生回路１３の出力は極性振幅表現
である。乗算器１８は、Ｘ入力に、三角関数発生回路１
３の出力が入力され、Ｙ入力に第２の入力端子１９に入
力されたデジタル信号が入力され、その乗算結果は出力
端子２０より外部へ取り出される。
関数発生回路１３に入力される。三角関数発生回路１３
は、デコーダ１４．ｓ ｉｎ ＲＯＭ１５゜ｃｏｓ
ＲＯＭ１６、ＲＯＭ出力選択回路１７より構成され、
Ｏ〜３６０°までのｓｉｎデータ又はｃｏｓデータが出
力される。三角関数発生回路１３の出力は極性振幅表現
である。乗算器１８は、Ｘ入力に、三角関数発生回路１
３の出力が入力され、Ｙ入力に第２の入力端子１９に入
力されたデジタル信号が入力され、その乗算結果は出力
端子２０より外部へ取り出される。
第２図は、第１図で使用した乗算器１８の内部を示した
ものである。この乗算器１８は、２１で示す４ビツトの
Ｘ入力端子Ｘ３．Ｘ１１．Ｘｌ、Ｘｏをもち、これらの
Ｘ入力端子に入力された信号は、論理ゲート２２．２３
．２４により、ＭＳＢであるＸｓとの排他論理和をとら
れ、ｘ３． Ａ２． ＡＩ。
ものである。この乗算器１８は、２１で示す４ビツトの
Ｘ入力端子Ｘ３．Ｘ１１．Ｘｌ、Ｘｏをもち、これらの
Ｘ入力端子に入力された信号は、論理ゲート２２．２３
．２４により、ＭＳＢであるＸｓとの排他論理和をとら
れ、ｘ３． Ａ２． ＡＩ。
ＡＯの信号列に変換された後に、Ｂｏｏｔｈのアルゴリ
ズムを使用した乗算部２５の一方の入力端子に入力され
る。乗算部２５の他方の入力端子には、２６で示す４ビ
ツトのＹ入力端子Ｙ３＋ Ｙ２＋ Ｙｌ＋Ｙｏからの信
号が入力され乗算した結果は、２７で示す７ビツトの出
力端子Ｐ６〜Ｐｏより２の補数表示で出力される。
ズムを使用した乗算部２５の一方の入力端子に入力され
る。乗算部２５の他方の入力端子には、２６で示す４ビ
ツトのＹ入力端子Ｙ３＋ Ｙ２＋ Ｙｌ＋Ｙｏからの信
号が入力され乗算した結果は、２７で示す７ビツトの出
力端子Ｐ６〜Ｐｏより２の補数表示で出力される。
乗算部２５は、インバータ２８〜３１と、Ｍセル３２〜
４３とＢＤ全セル４．４５により構成されている。
４３とＢＤ全セル４．４５により構成されている。
Ｍセル３５のＣｉ大入力はＡ３が入力され論理ゲート２
２．２３．２４と合わせて、Ｘ３＋ Ｘ２゜Ｘｌ、Ｘｏ
の信号を極性振幅表示から２の補数表示に変換している
。
２．２３．２４と合わせて、Ｘ３＋ Ｘ２゜Ｘｌ、Ｘｏ
の信号を極性振幅表示から２の補数表示に変換している
。
第３図にＢＤ全セル４．４５の内部を示す。ＢＤ全セル
、Ｙ２ｉ＋ ｙ２ｉ＋ｌ・Ｖ２’ｉ＋２の３ビツトの信
号を入力として、論理ゲート４６〜５８により、ａ、ｂ
、ｃ、ｄの４ビツトの制御線のいずれかを−１″にする
。
、Ｙ２ｉ＋ ｙ２ｉ＋ｌ・Ｖ２’ｉ＋２の３ビツトの信
号を入力として、論理ゲート４６〜５８により、ａ、ｂ
、ｃ、ｄの４ビツトの制御線のいずれかを−１″にする
。
第４図にＭセル３２〜４３の内部を示す。Ｍセルは、論
理ゲート５９〜６３と、全加算器６４により構成され、
端子ｅには第３図に示したＢＤセルの４ビツトの制御線
ａ−ｄの信号が入力され、端子ｆには、ｘ、、Ｘｉの２
ビット信号が入力され、端子ｇには、Ｘｉ ｌ＋ＸＩ＋
の２ビツトの信号が入力される。端子ｅ、ｆ、ｇの入力
を論理ゲート５９〜６３により論理演算した結果は、全
加算器６４のＡ入力に入力される。端子りに入力された
信号は、全加算器６４のＢ入力に入力され、端子Ｃｉに
入力された信号は、全加算器６４のＣｉｎ入力に入力さ
れる。
理ゲート５９〜６３と、全加算器６４により構成され、
端子ｅには第３図に示したＢＤセルの４ビツトの制御線
ａ−ｄの信号が入力され、端子ｆには、ｘ、、Ｘｉの２
ビット信号が入力され、端子ｇには、Ｘｉ ｌ＋ＸＩ＋
の２ビツトの信号が入力される。端子ｅ、ｆ、ｇの入力
を論理ゲート５９〜６３により論理演算した結果は、全
加算器６４のＡ入力に入力される。端子りに入力された
信号は、全加算器６４のＢ入力に入力され、端子Ｃｉに
入力された信号は、全加算器６４のＣｉｎ入力に入力さ
れる。
全加算器６４は、Ａ入力、Ｂ入力、Ｃｉｎ入力を加算を
行ない、和をＳ端子より、桁上げ信号をＣａｍ子より出
力する。
行ない、和をＳ端子より、桁上げ信号をＣａｍ子より出
力する。
以下、第２図の乗算器の動作について説明する。
２１で示すＸ入力端子Ｘ３〜ＸＯには４ビツトの極性振
幅表示の信号が入力される。Ｘ３が印加された信号のサ
インビットであり、Ｘ３がＯの時、すなわち、正の信号
の場合、Ｘ入力を２の補数表現で表わせば、 ｘ＝ｘ３ｘ２ｘｌｘ。
幅表示の信号が入力される。Ｘ３が印加された信号のサ
インビットであり、Ｘ３がＯの時、すなわち、正の信号
の場合、Ｘ入力を２の補数表現で表わせば、 ｘ＝ｘ３ｘ２ｘｌｘ。
となり、Ｘ３が１の時、すなわち、負の信号の場合、Ｘ
入力を２の補数表現で表わせば Ｘ＝ＸｓＸ２Ｘ＋ Ｘｏ＋ １ ＝Ｘ３Ｘ２ Ｘｌ
Ｘｏ十Ｘ３となる。
入力を２の補数表現で表わせば Ｘ＝ＸｓＸ２Ｘ＋ Ｘｏ＋ １ ＝Ｘ３Ｘ２ Ｘｌ
Ｘｏ十Ｘ３となる。
すなわち、極性振幅表現を、２の補数表現に変換するに
は、ＭＳＢであるＸ３と、ＭＳＢ以外のビットとの排他
論理和をとり、Ｘ３を加算すればよい。
は、ＭＳＢであるＸ３と、ＭＳＢ以外のビットとの排他
論理和をとり、Ｘ３を加算すればよい。
そこで、２１で示すＸ入力端子Ｘ３〜Ｘｏの信号のうち
、ＭＳＢ以外の信号Ｘ２．Ｘｌ、ＸＯと、Ｘ３の排他論
理和を論理ゲート２２．２３．２４でとり、その出力Ａ
２ｒ ＡＩ＋ ＡＤを得る。
、ＭＳＢ以外の信号Ｘ２．Ｘｌ、ＸＯと、Ｘ３の排他論
理和を論理ゲート２２．２３．２４でとり、その出力Ａ
２ｒ ＡＩ＋ ＡＤを得る。
さらに、乗算器の部分積を得る最下位ビットのＭセルで
あるＭセル３２のキャリー入力ＣｉにＸ３の信号を加え
ることにより、極性振幅表示の信号を、２の補数表示の
信号に変換することができる。
あるＭセル３２のキャリー入力ＣｉにＸ３の信号を加え
ることにより、極性振幅表示の信号を、２の補数表示の
信号に変換することができる。
よってＸ３．Ａ２．ＡＩ、ＡＯをＸ入力、１．Ｙ２゜Ｙ
ｌ、ｙｏをＹ入力とするＢｏｏｔｈアルゴリズムを使用
した乗算部２５により、２の補数表示での乗算が行なえ
る。
ｌ、ｙｏをＹ入力とするＢｏｏｔｈアルゴリズムを使用
した乗算部２５により、２の補数表示での乗算が行なえ
る。
Ｂｏｏｔｈアルゴリズムについては衆知のものであるの
でここでは、説明を省略する。
でここでは、説明を省略する。
以上の方法により、極性振幅表示された信号Ｘと、２の
補数表示された信号Ｙとの乗算結果を、出力端子２７よ
り、２の補数表示で得ることができる。
補数表示された信号Ｙとの乗算結果を、出力端子２７よ
り、２の補数表示で得ることができる。
なお、本発明の実施例では、乗算部にＢｏｏｔｈのアル
ゴリズムを用いたが、キャリー・ルック・ア・ヘッド方
式など、他のいかなる方式の乗算器でも使用できること
は明白である。またＮＭＯ８やＣＭＯ３などプロセスへ
の依存性もなく、ダイナミック・スタテック等のトラン
ジスタ回路の種類への依存性もないことも明白である。
ゴリズムを用いたが、キャリー・ルック・ア・ヘッド方
式など、他のいかなる方式の乗算器でも使用できること
は明白である。またＮＭＯ８やＣＭＯ３などプロセスへ
の依存性もなく、ダイナミック・スタテック等のトラン
ジスタ回路の種類への依存性もないことも明白である。
発明の効果
本発明の乗算器を使用すれば、全加算器による変換回路
なしに、極性振幅表示の信号と、２の補数表示の信号と
の乗算を行なうことができる。これにより回路素子数の
削減ひいては、ＬＳＩ回路におけるチップ面積の削減が
実現できる。
なしに、極性振幅表示の信号と、２の補数表示の信号と
の乗算を行なうことができる。これにより回路素子数の
削減ひいては、ＬＳＩ回路におけるチップ面積の削減が
実現できる。
第１図は本発明の一実施例である三角関数乗算器回路の
ブロック図、第２図は第１図に示した乗算器の内部構成
を示すブロック図、第３図は第２図に示したＢＤセルの
内部構成を示すブロック図、第４図は第２図に示したＭ
セルの内部構成を示すブロック図、第５図は従来の乗算
回路のブロック図である。 １・・・・・・入力端子、２・・・・・・演算回路、３
・・・・・・変換回路、４〜６．２２〜２４．２８〜３
１．４６〜５８．５９〜６３・・・・・・論理ゲート、
７〜９，６４・・・・・・全加算器、１０．１８・・・
・・・乗算器、１１，２０゜２７・・・・・・出力端子
、１２・・・・・・第１の入力端子、１３・・・・・・
三角関数発生回路、１４・・・・・・デコーダ、１５・
・・・・−６ｉ ｎ ＲＯＭ、１６・・−・・ｃｏｓ
ＲＯＭ、１７・・・・・・ＲＯＭ出力選択回路、１
９・・・・・・第２の入力端子、２１・・・・・・Ｘ入
力端子、２５・・・・・・Ｂｏｏｔｈのアルゴリズムを
使用した乗算器、２６・・・・・・Ｙ入力端子、３２〜
４３・・・・・・Ｍセル、４４．４５・・・・・・ＢＤ
全セル’Ｙ ２ｉ ＋ ’ｌ ２ｉ＋１ ＋ ３’ ２
ｉ＋２・・・・・・ＢＤ全セル入力端子、ａ、ｂ、ｃ、
ｄ・・・・・・ＢＤ全セル出力端子、ｅ。 ｆ、ｇ、ｈ、Ｃｉ・・・・・・Ｍセルの入力端子、Ｃｏ
。 Ｓ・・・・・・Ｍセルの出力端子。
ブロック図、第２図は第１図に示した乗算器の内部構成
を示すブロック図、第３図は第２図に示したＢＤセルの
内部構成を示すブロック図、第４図は第２図に示したＭ
セルの内部構成を示すブロック図、第５図は従来の乗算
回路のブロック図である。 １・・・・・・入力端子、２・・・・・・演算回路、３
・・・・・・変換回路、４〜６．２２〜２４．２８〜３
１．４６〜５８．５９〜６３・・・・・・論理ゲート、
７〜９，６４・・・・・・全加算器、１０．１８・・・
・・・乗算器、１１，２０゜２７・・・・・・出力端子
、１２・・・・・・第１の入力端子、１３・・・・・・
三角関数発生回路、１４・・・・・・デコーダ、１５・
・・・・−６ｉ ｎ ＲＯＭ、１６・・−・・ｃｏｓ
ＲＯＭ、１７・・・・・・ＲＯＭ出力選択回路、１
９・・・・・・第２の入力端子、２１・・・・・・Ｘ入
力端子、２５・・・・・・Ｂｏｏｔｈのアルゴリズムを
使用した乗算器、２６・・・・・・Ｙ入力端子、３２〜
４３・・・・・・Ｍセル、４４．４５・・・・・・ＢＤ
全セル’Ｙ ２ｉ ＋ ’ｌ ２ｉ＋１ ＋ ３’ ２
ｉ＋２・・・・・・ＢＤ全セル入力端子、ａ、ｂ、ｃ、
ｄ・・・・・・ＢＤ全セル出力端子、ｅ。 ｆ、ｇ、ｈ、Ｃｉ・・・・・・Ｍセルの入力端子、Ｃｏ
。 Ｓ・・・・・・Ｍセルの出力端子。
Claims (1)
- 少なくとも２つの入力をもち、一方の入力を、２の補数
表示されたデジタル信号とし、他方の入力を、ＭＳＢが
正負極性を表わしかつ（ＭＣＢ−１）以下ＬＳＢまでが
絶対値を表わす極性振幅表示されたデジタル信号とし、
論理回路により、上記極性振幅表示入力を、振幅極性表
示から２の補数表示に変換し、上記２つの入力の乗算結
果を２の補数表示で得ること特徴とする乗算器回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057129A JP2558912B2 (ja) | 1990-03-08 | 1990-03-08 | 乗算器回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2057129A JP2558912B2 (ja) | 1990-03-08 | 1990-03-08 | 乗算器回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03257622A true JPH03257622A (ja) | 1991-11-18 |
| JP2558912B2 JP2558912B2 (ja) | 1996-11-27 |
Family
ID=13046952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2057129A Expired - Lifetime JP2558912B2 (ja) | 1990-03-08 | 1990-03-08 | 乗算器回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558912B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54134943A (en) * | 1978-04-03 | 1979-10-19 | Motorola Inc | Opennended 4x8 array multiplier circuit |
| JPH01292429A (ja) * | 1988-05-19 | 1989-11-24 | Ricoh Co Ltd | 乗算器 |
-
1990
- 1990-03-08 JP JP2057129A patent/JP2558912B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54134943A (en) * | 1978-04-03 | 1979-10-19 | Motorola Inc | Opennended 4x8 array multiplier circuit |
| JPH01292429A (ja) * | 1988-05-19 | 1989-11-24 | Ricoh Co Ltd | 乗算器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2558912B2 (ja) | 1996-11-27 |
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