JPH08148991A - 多値論理和の演算装置 - Google Patents
多値論理和の演算装置Info
- Publication number
- JPH08148991A JPH08148991A JP6310482A JP31048294A JPH08148991A JP H08148991 A JPH08148991 A JP H08148991A JP 6310482 A JP6310482 A JP 6310482A JP 31048294 A JP31048294 A JP 31048294A JP H08148991 A JPH08148991 A JP H08148991A
- Authority
- JP
- Japan
- Prior art keywords
- binary
- logic
- valued
- operator
- logical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/40—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using contact-making devices, e.g. electromagnetic relay
- G06F7/44—Multiplying; Dividing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Electromagnetism (AREA)
- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Logic Circuits (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】
【目的】２進数どうしの論理和の演算を包含しながら、
多値論理どうしの論理和の演算が可能な論理和の演算法
則を定義し、これらの論理和の演算器を提案する。 【構成】 ３個の多値論理の入力をもつ論理和の演算器
５２は、それぞれ二つの入力をもつ二つの多値論理和の
演算器５１で構成される。このような多値論理和の演算
器５２は、既存の２進論理和の演算器の演算機能および
２進−多値論理和の演算器の演算機能を包含する。
多値論理どうしの論理和の演算が可能な論理和の演算法
則を定義し、これらの論理和の演算器を提案する。 【構成】 ３個の多値論理の入力をもつ論理和の演算器
５２は、それぞれ二つの入力をもつ二つの多値論理和の
演算器５１で構成される。このような多値論理和の演算
器５２は、既存の２進論理和の演算器の演算機能および
２進−多値論理和の演算器の演算機能を包含する。
Description
【０００１】
【産業上の利用分野】本発明は、多値論理信号の入力を
受け付け、入力された信号の論理和を出力する多値論理
和演算装置（ＭＵＬＴＩ−ＮＡＲＹ ＯＲ ＬＯＧＩＣ
ＤＥＶＩＣＥ）に関する。
受け付け、入力された信号の論理和を出力する多値論理
和演算装置（ＭＵＬＴＩ−ＮＡＲＹ ＯＲ ＬＯＧＩＣ
ＤＥＶＩＣＥ）に関する。
【０００２】
【従来の技術】現代の大部分の電子装備はディジタルに
よって信号を処理するディジタル信号処理を基本として
いる。ここで、ディジタル信号処理というのは、ディジ
タルデータ（アナログ信号をＡ／Ｄ（Ａｎａｌｏｇ ｔ
ｏ Ｄｉｇｉｔａｌ）変換機で処理すれば得られる）
を、目的に合うように処理して、所望の結果を得る信号
の処理方法である。
よって信号を処理するディジタル信号処理を基本として
いる。ここで、ディジタル信号処理というのは、ディジ
タルデータ（アナログ信号をＡ／Ｄ（Ａｎａｌｏｇ ｔ
ｏ Ｄｉｇｉｔａｌ）変換機で処理すれば得られる）
を、目的に合うように処理して、所望の結果を得る信号
の処理方法である。
【０００３】一般に、ディジタル信号は２進数で表示さ
れ、ディジタル信号の処理装置には、このような２進数
同士の論理演算を実行する演算装置がにたくさん使用さ
れている。
れ、ディジタル信号の処理装置には、このような２進数
同士の論理演算を実行する演算装置がにたくさん使用さ
れている。
【０００４】既存の２進論理和の演算の真理表を図１に
示す。なお、２進論理和の演算記号は、普通、足し算の
記号（＋）によって表示しているが、本明細書において
は算術の足し算の記号（＋）と区別するために、＋を○
で囲んだ記号により表示し、この演算を行う演算装置
は、図２のように図示する。
示す。なお、２進論理和の演算記号は、普通、足し算の
記号（＋）によって表示しているが、本明細書において
は算術の足し算の記号（＋）と区別するために、＋を○
で囲んだ記号により表示し、この演算を行う演算装置
は、図２のように図示する。
【０００５】図１の２進論理和に対する真理表は、図２
の２進論理和の演算器の入出力を示している。即ち、図
２の二つの入力が論理“０”および論理“０”の場合、
出力は論理“０”になり、入力が論理“０”および論理
“１”の場合、出力は論理“１”になり、入力が論理
“１”および論理“１”の場合も、出力は論理“１”に
なる。ここで、論理“０”または論理“１”は、それぞ
れ、論理値“０”または“１”を表し、実際には、＋１
Ｖｏｌｔ，−１Ｖｏｌｔ等の電気的な信号にマッピング
されて実現される。
の２進論理和の演算器の入出力を示している。即ち、図
２の二つの入力が論理“０”および論理“０”の場合、
出力は論理“０”になり、入力が論理“０”および論理
“１”の場合、出力は論理“１”になり、入力が論理
“１”および論理“１”の場合も、出力は論理“１”に
なる。ここで、論理“０”または論理“１”は、それぞ
れ、論理値“０”または“１”を表し、実際には、＋１
Ｖｏｌｔ，−１Ｖｏｌｔ等の電気的な信号にマッピング
されて実現される。
【０００６】このような２進論理和の演算器は、２進数
の列として表示される大部分のディジタル回路に使用さ
れている。しかし、論理和の演算器の二つの入力が２進
論理の値をとならい場合がある。
の列として表示される大部分のディジタル回路に使用さ
れている。しかし、論理和の演算器の二つの入力が２進
論理の値をとならい場合がある。
【０００７】実際に、上述の２進論理の値に対する２進
論理の演算器の出力は２進論理値をとるが、これらの算
術和（算術的な足し算）または算術自乗（算術的な掛け
算）等の算術の演算が実行されると、結果は多値論理値
になることがある。従来の方法によれば、このような多
値論理値を処理するためには、多数の２進論理演算器を
使用しなければならない。
論理の演算器の出力は２進論理値をとるが、これらの算
術和（算術的な足し算）または算術自乗（算術的な掛け
算）等の算術の演算が実行されると、結果は多値論理値
になることがある。従来の方法によれば、このような多
値論理値を処理するためには、多数の２進論理演算器を
使用しなければならない。
【０００８】
【発明が解決しようとする課題】本発明の目的は、２進
数どうしの論理和の演算を包含しながら多値論理どうし
の論理和の演算が可能な論理和の演算法則を定義し、こ
れらの論理和の演算装置を提供することである。
数どうしの論理和の演算を包含しながら多値論理どうし
の論理和の演算が可能な論理和の演算法則を定義し、こ
れらの論理和の演算装置を提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、それぞれ所定のビットをもつｋ個（こ
こで、ｋは任意の正の整数）の２進数の入力と他の一つ
の２進数の入力の多値論理和の演算を遂行する装置にお
いて、前記２進数の入力の各ビット別に順次に受け入れ
て足し算することによって前記２進数の入力に該当する
多値論理値を求める算術加算器と、前記算術加算器の出
力と２進の入力を受け入れる２進−多値論理和の演算器
を包含することを特徴とする多値論理和の演算装置が提
供される。
に、本発明では、それぞれ所定のビットをもつｋ個（こ
こで、ｋは任意の正の整数）の２進数の入力と他の一つ
の２進数の入力の多値論理和の演算を遂行する装置にお
いて、前記２進数の入力の各ビット別に順次に受け入れ
て足し算することによって前記２進数の入力に該当する
多値論理値を求める算術加算器と、前記算術加算器の出
力と２進の入力を受け入れる２進−多値論理和の演算器
を包含することを特徴とする多値論理和の演算装置が提
供される。
【００１０】
【作用】本発明の多値論理和演算器は、多値論理値の入
力を受け付け、演算によりその論理和を求めて多値論理
値として出力する装置である。従って、本発明の多値論
理和演算器を用いれば、多値論理値の演算を行う回路の
構成を単純にすることができる。
力を受け付け、演算によりその論理和を求めて多値論理
値として出力する装置である。従って、本発明の多値論
理和演算器を用いれば、多値論理値の演算を行う回路の
構成を単純にすることができる。
【００１１】
【実施例】図３に、二つの多値論理の入力（Ｘ，Ｙ）を
もつ演算における、本発明による多値論理和の出力
（Ｚ）の真理表を図示する。図３において、入力Ｘのと
る論理値の最大値はＡであり、入力Ｙのとる論理値の最
大値はＢであるとして、それぞれ定義される。即ち、入
力Ｘは論理値０から論理値Ａをとることができ、入力Ｙ
は論理値０から論理値Ｂをとることができる。
もつ演算における、本発明による多値論理和の出力
（Ｚ）の真理表を図示する。図３において、入力Ｘのと
る論理値の最大値はＡであり、入力Ｙのとる論理値の最
大値はＢであるとして、それぞれ定義される。即ち、入
力Ｘは論理値０から論理値Ａをとることができ、入力Ｙ
は論理値０から論理値Ｂをとることができる。
【００１２】図３の多値論理和の真理表からわかるよう
に、入力Ｘの論理値がｊであり、入力Ｙの論理値がｉで
ある場合、多値論理和の演算の出力（Ｚ）はｉＡ＋ｊ
（Ｂ−ｉ）になる。このような多値論理和の演算器の出
力がとり得る論理値は、論理値“０”から論理値“Ａ
Ｂ”までの値である。
に、入力Ｘの論理値がｊであり、入力Ｙの論理値がｉで
ある場合、多値論理和の演算の出力（Ｚ）はｉＡ＋ｊ
（Ｂ−ｉ）になる。このような多値論理和の演算器の出
力がとり得る論理値は、論理値“０”から論理値“Ａ
Ｂ”までの値である。
【００１３】例えば、図３の真理表における、Ａ値が９
であり、Ｂ値が１９である場合、入力Ｘの値が５であ
り、入力Ｙの値が１２であるとき、ｊ＝５，ｉ＝１２に
なるので、出力Ｚの論理値はｉＡ＋ｊ（Ｂ−ｉ）＝１２
＊９＋５＊（１９−１２）＝１４３になる。出力Ｚの論
理値は０からＡＢ＝９＊１９＝１７１の間の値にならな
ければならない。なお、ここで「＊」は算術の乗算を表
す。
であり、Ｂ値が１９である場合、入力Ｘの値が５であ
り、入力Ｙの値が１２であるとき、ｊ＝５，ｉ＝１２に
なるので、出力Ｚの論理値はｉＡ＋ｊ（Ｂ−ｉ）＝１２
＊９＋５＊（１９−１２）＝１４３になる。出力Ｚの論
理値は０からＡＢ＝９＊１９＝１７１の間の値にならな
ければならない。なお、ここで「＊」は算術の乗算を表
す。
【００１４】このような二つの多値論理の入力を受け付
ける論理和の演算器を利用すれば、多数の入力を受け付
ける多値論理和の演算器の構成が可能である。図４に、
図３の真理表による多値論理和の演算装置の構成を図示
する。
ける論理和の演算器を利用すれば、多数の入力を受け付
ける多値論理和の演算器の構成が可能である。図４に、
図３の真理表による多値論理和の演算装置の構成を図示
する。
【００１５】図５に、多数の入力を受け付ける多値論理
和の演算装置の構成例を示す。例えば、３個の多値論理
の入力を受け付ける多値論理和演算器５２は、それぞれ
二つの入力を受け付ける二つの多値論理和演算器５１で
構成される。
和の演算装置の構成例を示す。例えば、３個の多値論理
の入力を受け付ける多値論理和演算器５２は、それぞれ
二つの入力を受け付ける二つの多値論理和演算器５１で
構成される。
【００１６】このような多値論理和の演算器は、既存の
２進論理和の演算器の演算機能および２進−多値論理和
の演算器の演算機能を包含している。すなわち、上述の
多値の入力ＸおよびＹを２進の入力であると仮定する
と、ＡおよびＢの値は１になるので、図３の多値論理和
の真理表にＡ＝Ｂ＝１を代入すると、図１の２進論理演
算の真理表と同一の結果が得られる。
２進論理和の演算器の演算機能および２進−多値論理和
の演算器の演算機能を包含している。すなわち、上述の
多値の入力ＸおよびＹを２進の入力であると仮定する
と、ＡおよびＢの値は１になるので、図３の多値論理和
の真理表にＡ＝Ｂ＝１を代入すると、図１の２進論理演
算の真理表と同一の結果が得られる。
【００１７】このような多値論理和の演算器として、ま
ず、多値論理和の演算器の二つの入力うちの一方は２進
論理値であり、他方は多値論理値をとる２進−多値論理
和の演算器を例にとって説明する。
ず、多値論理和の演算器の二つの入力うちの一方は２進
論理値であり、他方は多値論理値をとる２進−多値論理
和の演算器を例にとって説明する。
【００１８】既存の２進論理和の演算器を使用する図６
のような論理回路を考える。ここで、Ｓｉ（ｉ＝１，
２，…，ｋ：ｋは任意の正の整数）およびＰを２進入力
信号であるとするとき、この論理回路の出力Ｓは次の式
によって表示することができる。
のような論理回路を考える。ここで、Ｓｉ（ｉ＝１，
２，…，ｋ：ｋは任意の正の整数）およびＰを２進入力
信号であるとするとき、この論理回路の出力Ｓは次の式
によって表示することができる。
【００１９】
【数１】
【００２０】図６においては、上記の式を計算するため
には、ｋ個の２進入力を算術足し算することができる１
個の算術加算器６２と、ｋ個の２進論理和の演算器６１
が必要である。
には、ｋ個の２進入力を算術足し算することができる１
個の算術加算器６２と、ｋ個の２進論理和の演算器６１
が必要である。
【００２１】式（１）を、２進−多値論理和の演算器を
使用して行う場合、演算回路は、図７のように、一つの
２進−多値論理和の演算器７１と一つの算術加算器７２
のみで構成される。図７の２進−多値論理和演算器の出
力は、次の式によって表すことができる。ここで、＋を
□で囲んだ記号は、２進−多値論理和の演算を表す。
使用して行う場合、演算回路は、図７のように、一つの
２進−多値論理和の演算器７１と一つの算術加算器７２
のみで構成される。図７の２進−多値論理和演算器の出
力は、次の式によって表すことができる。ここで、＋を
□で囲んだ記号は、２進−多値論理和の演算を表す。
【００２２】
【数２】
【００２３】上記の二つの式から、ＳとＳ′とが同一の
値をとるなら、式（１）のディジタル演算を、図６の既
存の実現方法に代えて、図７のように実現することがで
きる。すなわち、２進論理和の演算器の組み合わせを、
２進−多値論理和の演算器に変換することが可能にな
る。
値をとるなら、式（１）のディジタル演算を、図６の既
存の実現方法に代えて、図７のように実現することがで
きる。すなわち、２進論理和の演算器の組み合わせを、
２進−多値論理和の演算器に変換することが可能にな
る。
【００２４】算術の足し算と２進論理和とは線形の演算
子であるから、これらの演算子の交換および配分の法則
が成立する。したがって、式（１）のＳと式（２）の
Ｓ′とが同一の値をとることは証明可能である。上記の
二つの式が同一であることを示すために、ｋ＝３であ
り、Ｓ１＝１００１１０１０１，Ｓ２＝０１１００１０
１０，Ｓ３＝１１０１０１１００，Ｐ＝０１０１１００
１０である場合のＳとＳ′とを比較してみる。
子であるから、これらの演算子の交換および配分の法則
が成立する。したがって、式（１）のＳと式（２）の
Ｓ′とが同一の値をとることは証明可能である。上記の
二つの式が同一であることを示すために、ｋ＝３であ
り、Ｓ１＝１００１１０１０１，Ｓ２＝０１１００１０
１０，Ｓ３＝１１０１０１１００，Ｐ＝０１０１１００
１０である場合のＳとＳ′とを比較してみる。
【００２５】まず、式（１）による計算値Ｓはつぎのよ
うになる。
うになる。
【００２６】
【数３】
【００２７】また、式（２）の計算値Ｓ′はつぎのよう
になる。
になる。
【００２８】
【数４】
【００２９】したがって、上記の二つの式（３）と
（４）とから、二つの計算の結果が同一であることがわ
かる。
（４）とから、二つの計算の結果が同一であることがわ
かる。
【００３０】このように、既存の２進論理和の演算に代
えて、２進−多値論理和の演算を用いることには、図６
と図７との比較からわかるように、多くの２進論理和の
演算器を節約することができるという長所がある。な
お、上記の例においては、既存の２進論理和の演算器お
よび算術加算器によって構成された論理回路を例として
挙げたが、本発明は、２進論理和演算器と算術乗算器と
によって構成される論理回路にも、同様に適用可能であ
る。
えて、２進−多値論理和の演算を用いることには、図６
と図７との比較からわかるように、多くの２進論理和の
演算器を節約することができるという長所がある。な
お、上記の例においては、既存の２進論理和の演算器お
よび算術加算器によって構成された論理回路を例として
挙げたが、本発明は、２進論理和演算器と算術乗算器と
によって構成される論理回路にも、同様に適用可能であ
る。
【００３１】このような２進−多値論理和の演算器は、
既存の２進論理和の演算器の二つの入力のうち一方の入
力が多値の入力であると考えると、既存の２進論理和の
演算器の拡張であるとみることができる。
既存の２進論理和の演算器の二つの入力のうち一方の入
力が多値の入力であると考えると、既存の２進論理和の
演算器の拡張であるとみることができる。
【００３２】上述の内容は、既に韓国の特許出願番号第
９３−２５９０９号に記載されており、既存の２進論理
和の演算器を使用して実現されていたディジタル回路の
構成を、２進−多値論理和の演算器を使用して実現する
ことによって、多く２進論理和の演算器を節約すること
ができる。
９３−２５９０９号に記載されており、既存の２進論理
和の演算器を使用して実現されていたディジタル回路の
構成を、２進−多値論理和の演算器を使用して実現する
ことによって、多く２進論理和の演算器を節約すること
ができる。
【００３３】ところが、この２進−多値論理和の演算器
は、二つの入力のうち、一方は２進入力であり、他方は
多値入力である。したがって、２進−多値論理和の演算
器には、二つの入力のうち一方は２進入力であるという
制限があるので、これを活用することには若干の制限を
伴うことがある。
は、二つの入力のうち、一方は２進入力であり、他方は
多値入力である。したがって、２進−多値論理和の演算
器には、二つの入力のうち一方は２進入力であるという
制限があるので、これを活用することには若干の制限を
伴うことがある。
【００３４】そこで、本発明においては、このような制
限を防止するために、２進入力を多値入力に拡張して、
さらに有用かつ包括的な方法を提案する。２進−多値論
理和の演算器の２進入力を多値入力としてさらに拡張す
ると、図３に示されるような多値論理和の演算器（図４
に図示）を構成することができる。
限を防止するために、２進入力を多値入力に拡張して、
さらに有用かつ包括的な方法を提案する。２進−多値論
理和の演算器の２進入力を多値入力としてさらに拡張す
ると、図３に示されるような多値論理和の演算器（図４
に図示）を構成することができる。
【００３５】ここで、２進−多値論理和の演算器で構成
された論理回路を基本の構成とする多値−多値論理和の
演算器（ここでは二つの入力がすべて多値論理である場
合を多値論理和の演算器として説明する）の使用例を挙
げて説明する。
された論理回路を基本の構成とする多値−多値論理和の
演算器（ここでは二つの入力がすべて多値論理である場
合を多値論理和の演算器として説明する）の使用例を挙
げて説明する。
【００３６】上述の図６と同様の構成をもつ、図８に図
示した２進−多値論理和の演算器を使用した論理回路を
例として用いる。ここで、Ｒｉ（ｉ＝１，２，…，ｋ：
ｋは任意の正の整数）は２進入力信号であり、Ｖは多値
入力信号であるとするとき、この論理回路の出力Ｒは次
の式によって表示することができる。
示した２進−多値論理和の演算器を使用した論理回路を
例として用いる。ここで、Ｒｉ（ｉ＝１，２，…，ｋ：
ｋは任意の正の整数）は２進入力信号であり、Ｖは多値
入力信号であるとするとき、この論理回路の出力Ｒは次
の式によって表示することができる。
【００３７】
【数５】
【００３８】ここでは、２進−多値論理和の演算器を基
本の構成としてもっているので、図３の多値論理和の演
算真理表から２進−多値論理和の演算器の真理表を図９
の２進−多値論理和の演算装置からみるように図４の多
値論理和の演算装置よりもっと簡単に構成することが可
能である。
本の構成としてもっているので、図３の多値論理和の演
算真理表から２進−多値論理和の演算器の真理表を図９
の２進−多値論理和の演算装置からみるように図４の多
値論理和の演算装置よりもっと簡単に構成することが可
能である。
【００３９】上記式（５）の計算を多値論理和の演算器
を使用して行う場合、演算回路は図１０のようになる。
この回路は、一つの多値論理和の演算器と一つの算術加
算器のみで構成される。なお、図１０に示した回路の出
力は、次の式によって表すことができる。ここで、＋を
○で囲んだ記号は、多値−多値論理和（多値論理和）の
演算記号である。
を使用して行う場合、演算回路は図１０のようになる。
この回路は、一つの多値論理和の演算器と一つの算術加
算器のみで構成される。なお、図１０に示した回路の出
力は、次の式によって表すことができる。ここで、＋を
○で囲んだ記号は、多値−多値論理和（多値論理和）の
演算記号である。
【００４０】
【数６】
【００４１】したがって、上記の二つの式におけるＲと
Ｒ′とが同一の値をとるならば、２進−多値論理和の演
算器の組み合わせを多値論理和の演算器に変換すること
が可能である。やはり算術の足し算と論理和の演算とが
線形の演算子であるので、これらの演算子の交換および
配分の法則が成立する。したがって、ＲとＲ′とが同一
の値をとることは証明可能である。
Ｒ′とが同一の値をとるならば、２進−多値論理和の演
算器の組み合わせを多値論理和の演算器に変換すること
が可能である。やはり算術の足し算と論理和の演算とが
線形の演算子であるので、これらの演算子の交換および
配分の法則が成立する。したがって、ＲとＲ′とが同一
の値をとることは証明可能である。
【００４２】上記の二つの式が同一であることを示すた
めに、ｋ＝３であり、Ｒ１＝１００１１０１０１，Ｒ２
＝０１１００１０１０，Ｒ３＝１１０１０１１００，Ｖ
＝０３２５２１４３３、Ｖの最大の論理値が５である場
合のＲとＲ′とを比較してみる。
めに、ｋ＝３であり、Ｒ１＝１００１１０１０１，Ｒ２
＝０１１００１０１０，Ｒ３＝１１０１０１１００，Ｖ
＝０３２５２１４３３、Ｖの最大の論理値が５である場
合のＲとＲ′とを比較してみる。
【００４３】まず、式（５）による計算値Ｒは、図９の
真理表によって次のように計算される。
真理表によって次のように計算される。
【００４４】
【数７】
【００４５】また、式（６）の計算値Ｒ′は、図３の多
値論理和の真理表を使用してＢ＝３，Ａ＝５として計算
すると次のようになる。
値論理和の真理表を使用してＢ＝３，Ａ＝５として計算
すると次のようになる。
【００４６】
【数８】
【００４７】上記の二つの式（７）と（８）とから、二
つの計算の結果は同一の値をとることがわかる。
つの計算の結果は同一の値をとることがわかる。
【００４８】
【発明の効果】本発明は、既存の２進論理和の演算器と
算術の演算器とが複合的に構成された論理回路に適用す
る場合に、たくさんの回路上の長所をもつことができ
る。すなわち、回路の構成が簡単なばかりでなく、経済
的な回路の設計が可能である。
算術の演算器とが複合的に構成された論理回路に適用す
る場合に、たくさんの回路上の長所をもつことができ
る。すなわち、回路の構成が簡単なばかりでなく、経済
的な回路の設計が可能である。
【図１】 ２進論理和の演算真理表を示す説明図であ
る。
る。
【図２】 ２進論理和の演算器を示す模式図である。
【図３】 本発明による多値論理和の演算真理表を示す
説明図である。
説明図である。
【図４】 図３の真理表による多値論理和の演算装置の
模式図である。
模式図である。
【図５】 複数の多値入力をもっている多値論理和の演
算装置の模式図である。
算装置の模式図である。
【図６】 本発明による２進入力を受け付ける多値論理
和の演算装置の模式図である。
和の演算装置の模式図である。
【図７】 本発明による２進−多値論理和の演算装置の
一実施例を示す説明図である。
一実施例を示す説明図である。
【図８】 本発明による２進−多値論理和の演算装置の
他の実施例を示す説明図である。
他の実施例を示す説明図である。
【図９】 本発明による２進−多値論理和の演算装置お
よびその真理表を示す説明図である。
よびその真理表を示す説明図である。
【図１０】 本発明による２進−多値論理和の演算装置
のまた他の実施例を示す説明図である。
のまた他の実施例を示す説明図である。
５１…二つの入力を受け付ける多値論理和演算器、５２
…３個の多値論理の入力を受け付ける多値論理和演算
器、６１…２進論理和の演算器、６２…ｋ個の２進入力
を算術足し算する算術加算器、７１…２進−多値論理和
演算器、７２…算術加算器７２。
…３個の多値論理の入力を受け付ける多値論理和演算
器、６１…２進論理和の演算器、６２…ｋ個の２進入力
を算術足し算する算術加算器、７１…２進−多値論理和
演算器、７２…算術加算器７２。
Claims (1)
- 【請求項１】それぞれ所定のビットをもつｋ個（ここ
で、ｋは任意の正の整数）の２進数の入力と他の一つの
２進数の入力の多値論理和の演算を遂行する装置におい
て、 前記２進数の入力の各ビット別に順次に受け入れて足し
算することによって前記２進数の入力に該当する多値論
理値を求める算術加算器と、 前記算術加算器の出力と２進の入力を受け入れる２進−
多値論理和の演算器を包含することを特徴とする多値論
理和の演算装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR94-29918 | 1994-11-15 | ||
| KR1019940029918A KR0146656B1 (ko) | 1994-11-15 | 1994-11-15 | 다치 논리합 연산장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148991A true JPH08148991A (ja) | 1996-06-07 |
Family
ID=19397933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6310482A Pending JPH08148991A (ja) | 1994-11-15 | 1994-12-14 | 多値論理和の演算装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5463571A (ja) |
| JP (1) | JPH08148991A (ja) |
| KR (1) | KR0146656B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004524713A (ja) * | 1999-12-10 | 2004-08-12 | イントリンシティー インコーポレイテッド | Ｎ−ｎａｒｙ論理回路のための方法および装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6301600B1 (en) * | 1997-11-18 | 2001-10-09 | Intrinsity, Inc. | Method and apparatus for dynamic partitionable saturating adder/subtractor |
| US6301597B1 (en) * | 1997-11-18 | 2001-10-09 | Intrinsity, Inc. | Method and apparatus for saturation in an N-NARY adder/subtractor |
| US6216147B1 (en) * | 1997-12-11 | 2001-04-10 | Intrinsity, Inc. | Method and apparatus for an N-nary magnitude comparator |
| US6334136B1 (en) * | 1997-12-11 | 2001-12-25 | Intrinsity, Inc. | Dynamic 3-level partial result merge adder |
| US8412666B1 (en) | 2010-12-27 | 2013-04-02 | Michael S. Khvilivitzky | Method for logical processing of continuous-valued logical signals |
| RU2762544C1 (ru) * | 2021-04-02 | 2021-12-21 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Умножитель по модулю пять |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3628000A (en) * | 1968-04-18 | 1971-12-14 | Ibm | Data handling devices for radix {37 n{30 2{38 {0 operation |
| US5280440A (en) * | 1991-10-09 | 1994-01-18 | Yukichi Sugimura | Parallel adding circuit using 3×3 matrix of ± quinary number representation |
-
1994
- 1994-11-15 KR KR1019940029918A patent/KR0146656B1/ko not_active IP Right Cessation
- 1994-12-13 US US08/357,245 patent/US5463571A/en not_active Expired - Lifetime
- 1994-12-14 JP JP6310482A patent/JPH08148991A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004524713A (ja) * | 1999-12-10 | 2004-08-12 | イントリンシティー インコーポレイテッド | Ｎ−ｎａｒｙ論理回路のための方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960018871A (ko) | 1996-06-17 |
| US5463571A (en) | 1995-10-31 |
| KR0146656B1 (ko) | 1998-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5177703A (en) | Division circuit using higher radices | |
| JPH08148991A (ja) | 多値論理和の演算装置 | |
| JPH08148990A (ja) | 多値論理積の演算装置 | |
| JPH0331930A (ja) | ディジタル信号処理システムにおける実時間２の補数コードの乗算方法及び装置 | |
| US6272513B1 (en) | Multiplying device | |
| KR0146654B1 (ko) | 다치 배타적 논리합 연산장치 | |
| US20030074383A1 (en) | Shared multiplication in signal processing transforms | |
| JP2645422B2 (ja) | 浮動小数点演算処理装置 | |
| KR0138856B1 (ko) | 다치 논리 부정 연산장치 | |
| JP2777265B2 (ja) | 高基数開平演算装置 | |
| KR950010821B1 (ko) | 다치논리와2치논리의논리합연산기및연산방법 | |
| JPS5966790A (ja) | 演算回路 | |
| JP4658821B2 (ja) | ベジェ曲線生成回路 | |
| KR950010823B1 (ko) | 다치논리와 2치논리의 논리곱 연산기 및 연산방법 | |
| JPS63310023A (ja) | 符号付固定小数点乗算装置 | |
| JPH0784762A (ja) | 乗算回路 | |
| JP4042215B2 (ja) | 演算処理装置およびその方法 | |
| JP3206863B2 (ja) | コード変換方法及びコード変換器 | |
| JP3122622B2 (ja) | 除算装置 | |
| JP3612950B2 (ja) | 演算装置およびその方法 | |
| JP3417172B2 (ja) | 演算回路 | |
| JPS61143844A (ja) | ディジタル演算回路 | |
| JPH04263317A (ja) | 演算装置 | |
| JPS62214435A (ja) | デイジタル除算回路 | |
| JPH02203393A (ja) | 歪発生装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990713 |