JPS63310023A - 符号付固定小数点乗算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＣＰＵ（中央演算処理装置）に用いられる演
算装置のうち、符号付固定小数点表示データーの乗算を
実行する符号付固定小数点乗算装置に関するものである
。

従来の技術 従来の技術による符号付固定小数点乗算装置の構成図を
第２図に示す。従来の技術による符号有り固定小数点乗
算装置は第１の入力バス２０１　’ｊ５人力とする第１
の正数化装置２０３と、第２の入力バス２０２’ｊ５人
力とする第２の正数化装置２０４と、第１の正数化装置
２０３と第２の正数化装置２０４からの出力を入力とし
て符号無し固定小数点乗算に行う乗算器２０５と、乗算
器２０５の出力を入力として符号補正全行い結果を出力
バス２０７に出力する符号補正装置から構成される０次
に従来の技術による入力ｎビット出力２ｎビツトの符号
有り固定小数点乗算装置の動作について説明する。１ず
第１．第２の入力バス２０１゜２０３からｎビットのデ
ータが入力され、正数化装置２０３．２０４によジ正数
化される。次に乗算器２０６において符号無しの乗算が
行われ、２ｎビツトの正数化された結果が乗算器２０６
より出力される。最後に、符号補正装置２０６において
入力データの符号が異符号であった場合負の数に変換し
て出力する。以上一連の動作によジ符号有り固定小数点
乗算を実行する。

発明が解決しようとする問題点 しかしながら、従来の技術による符号付固定小数点乗算
装置では、符号付固定小数点乗算全行うために正数化、
演算、符号補正の３ステツプが必要であり、より高速化
を図るためには演算速度を速くするだけでなく、正数化
と符号補正もより速く行う必要があった。また、必要な
ハードウェアとしては、乗算器２０５のほかに、正数化
装置２０３．２０４が各１つ、符号補正装置２０６が１
つ必要であり、符号補正のためのハードウェアとして、
ｎビット加減算器２つと２ｎピツト加減算器１つ程度の
ハードウェア量を付加する必要があった。

本発明は、かかる点に鑑みてなされたもので、より少い
ハードウェア量で、より高速な符号付固定小数点乗算の
符号補正を行う符号付固定小数点乗算装置を提供するこ
とを目的とする。

問題点を解決するための手段 この目的を達成するために本発明の符号付固定小数点乗
算装置は、ｎビット幅の第１の入力データとｎビット幅
の第２の入力データを入力として符号無し固定小数点乗
算を行う乗算器と、前記第１の入力データとｎビット幅
で全ビット○の入力データとを入力として前記第２の入
力データの最上位ビットが１であれば前記第１の入力デ
ータを出力し前記第２の入力データの最上位ビットが０
であれば前記全ビット０の入力データを出力する第１の
選択器と、前記第２の入力データと前記全ビットｏの入
力データとを入力として前記第１の入力データの最上位
ビットが１であれば前記第２の入力データを出力し前記
第１の入力データの最上位ビットが０であれば前記全ビ
ット０の入力データを出力する第２の選択器と、前記第
１および第２の選択器からの出力を入力として符号無し
固定小数点加算を行う加算器と、この加算器の出力を入
力としてｎビット左シフトして出力するシフターと、前
記乗算器と前記シフターからの出力を入力として符号無
し固定小数点減算を行う減算器からなる構成を有してい
る。

作用 この構成によって、符号補正用データの生成が符号無し
乗算を行うのと同時に実行できるため、従来の技術にお
ける正数化のステップが省略でき、高速化が図れる。ま
た必要なハードウェア量も、従来より少くない量で符号
付固定小数点乗算装置を構成できる。

実施例 以下本発明の一実施例について、図面を参照しながら説
明する。

第１図は本発明の実施例における符号付固定小数点演算
装置の構成を示すものである。１０１はｎビット幅の第
１の入力データを入力する第１の入力バス、１０２はｎ
ビット幅の第２の入力データを入力する第２の入力バス
、１０３は第１．第２の入力データを入力として符号無
し固定小数点乗算を行い、２ｎビツトのデータを出力す
る乗算器、１０４は全ビット０のデータを格納するレジ
スタ、１０５は第１の入力データとレジスタ１０４を入
力としてどちらかの入力データ全任意に選択して出力す
る第１の選択器、１０６は第２の入力データとレジスタ
１０４を入力としてどちらかの入力データを任意に選択
して出力する第２の選択器、１０７は第１の選択器１０
５と第２の選択器１０６の出力を入力として符号無し固
定小数点加算を行うｎビットの加算器、１０８Ｉｒｉ加
算器１０７の出力を入力としてｎビット左シフトを行う
シフター、１０９は乗算器１０３とシフター１０８の出
力を入力として２ｎビツトの符号無し固定小数点減算を
行い出力バス１１０に２ｎビツトの結果を出力する減算
器である。ここで１０４はレジスタである必要はなく、
第１．第２の選択器１０５゜１０６に全ビットｏのデー
タを供給できる手段であればよい。

、以上のように構成されたｎピッ）ｘｎビットの乗算を
行い２ｎビツトの出力する符号付固定小数点乗算装置に
ついて、以下動作を説明するが、その前に本発明におけ
る符号補正方法について説明する。

ｎビット幅大力データＸ、Ｙについて、（１）（正数Ｘ
負数）の場合 ｘ〉０．τく。

１Ｘｌ＝ｘ、１Ｙｌ＝ｙ とすると、２の補数表現では Ｘ＝ｘ、Ｙ＝２　−ｙ　　　　　　　　・・・・・・（
１）と表現される。

ここで、得ようとする解は、　　”　”　Ｙの２の補数
表現であり２　ビットであるから、解は、２　　−Ｘ−
７・・・・・・（２） となる。

（１）より、 Ｘ−Ｙ　　＝ｘ・（２”−７） ＝２　・ｘ−ｘ−ｙ　　　　　　　　・・・・・・（３
）（２）　、　（３）より、 ２２ｎ−ｘ−ｙ　　＝２”　＋　（Ｘ−Ｙ−２ｎｘ）＝
　２　　＋　（Ｘ−Ｙ　−２ｎＸ） 解のビット幅２ｎであるから　４２ｎは無視でき、Ｘ−
Ｙ−２”Ｘが解となる。

（＋＋）（負数Ｘ負数）の場合 Ｘ（ｏ　、　Ｙ（Ｏ ＩＸｌ＝ｘ、１Ｙｌ＝ｙ とすると、２の補数表現では、 Ｘ＝２ｎ−ｘ　、　！＝２”　　−ｙ　　　　　・・−
−−−（４）と表現される。

ここで、得ようとする解は、Ｘ−７である。

（４）より、 Ｘ−Ｙ＝（２−）Ｃ）・（２”−７） ＝２　−２　　（Ｘ＋７）＋Ｘ−７ ＝２　　（２−（：に＋７））＋Ｘ−７２”−（Ｘ＋７
）は−（Ｘ＋７）　　に対する２の補数表現であるから
、Ｘ＋Ｙに等しい。したかって Ｘ、Ｙ＝　２　　（Ｘ　＋　Ｙ）＋　ｘ−１ｘ−ｙ＝Ｘ
−Ｙ−２（Ｘ＋Ｙ） Ｘ−Ｙ　−２（Ｘ　＋　Ｙ）が解となる。

（＋）　、　ｌｉ）よりどの場合でも、Ｘ−Ｙを演算し
て符号補正データを減算することにより、解を得ること
ができる。これをまとめて表１に示す。

以下、第１図に示すように構成された符号付固定小数点
乗算装置の動作を説明する。

まず、第１のバス１０１と第２のバス１０２にｎビット
の２の補数表現のデーターＸ、Ｙが入力されると、乗算
器１０３は直ちに符号無し乗算を実行し、Ｘ−Ｙを計算
する。乗算器１０３でＸ−Ｙの演算を行なっていると同
時に、レジスタ１ｏ４゜第１．第２の選択器１０６，１
０６．加算器１０７゜シフター１０８では、！、Ｙのそ
れぞれの符号を判断して、表１に示したような符号補正
データーの生成を行う。すなわち、第１の選択器１０５
では、Ｙの最上位ビットが０であれば、全ビット。

のデータを出力し、Ｙの最上位ビットが１であればＸを
出力し、また、第２の選択器１０６では、Ｘの最上位ビ
ットが０であれば全ｂｉｔｏのデータを出力し、Ｘの最
上位ビットが１であればＹを出力するという動作を行う
。この動作後、第１゜第２の選択器１０６，１０６から
の出力を加算器１０７で加算し、シフター１０８でｎビ
ットシフトすると、シフター１０８からは表１に示すよ
うなＸ、Ｙの符号に応じた符号補正データが出力される
。Ｘ、Ｙの演算及び符号補正データの生成の終了後、減
算器１０９で乗算器１０３の出力Ｘ、Ｙから符号補正デ
ータを減算し、解が出力される。

以上のように本実施例によれば正数化といったような演
算前の前処理が必要なく、演算と同時に、符号補正デー
タの生成を行うことができるため、演算、符号補正の２
ステツプで、符号付固定小数点乗算を行うことができる
。また、符号補正に必要とする・・−ドウエアに、加算
器１個と減算器１個、他は簡単なスイッチで構成できる
ので、ハードウェアの減少も図ることができる。

発明の効果 以上のように本発明は、符号付固定小数点乗算を、演算
、符号補正の２ステツプで高速に演算し、ハードウェア
量も小さくすることができるすぐれた符号付固定小数点
乗算装置全実現できるものである。

【図面の簡単な説明】

第１図は本発明の実施例における符号付固定小数点乗算
装置の溝成因、第２図は従来の技術による符号有り固定
小数点乗算装置の構−成因である。 １０１・・・・・・第１の入力バス、１ｏ２・・・・・
・第２の入力バス、１０３・・・・・・乗算器、１Ｑ４
・・・・・・レジスタ、１０５・・・・・・第１の選択
器、１０６・・・・・・第２の選択器、１０７・・・・
・・加算器、１０８・・・・・・シフター、１０９・・
・・・・減算器、１１ｏ・・・・・・出力バス。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図

Claims (1)

【特許請求の範囲】
1. ｎビット幅の第１の入力データとｎビット幅の第２の入
   力データを入力として符号無し固定小数点乗算を行う乗
   算器と、前記第１の入力データとｎビット幅で全ビット
   ０の入力データとを入力として前記第２の入力データの
   最上位ビットが１であれば前記第１の入力データを出力
   し前記第２の入力データの最上位ビットが０であれば前
   記全ビット０の入力データを出力する第１の選択器と、
   前記第２の入力データと前記全ビット０の入力データと
   を入力として前記第１の入力データの最上位ビットが１
   であれば前記第２の入力データを出力し前記第１の入力
   データの最上位ビットが０であれば前記第２の入力デー
   タを出力する第２の選択器と、前記第１および第２の選
   択器からの出力を入力として符号無し固定小数点加算を
   行う加算器と、この加算器の出力を入力としてｎビット
   左シフトして出力するシフターと、前記乗算器と前記シ
   フターからの出力を入力として符号無し固定小数点減算
   を行う減算器を備え、この減算器の出力を符号付固定小
   数点乗算結果として出力することを特徴とする符号付固
   定小数点乗算装置。