JPH05151249A - 複素数乗算器 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は複素数同士の乗算を行う複素数乗算
器に関するものであり、演算時間の短縮と回路の小型化
を図ることを目的とするものである。 【構成】 （Ａ＋ｊＢ）×（Ｃ＋ｊＤ）＝（ＡＣ−Ｂ
Ｄ）＋ｊ（ＡＤ＋ＢＣ）の演算を行う複素数乗算器であ
って、ＡＣの部分積を生成する第１の部分積生成部２１
と、ＢＤの部分積を生成する第２の部分積生成部２２
と、ＡＤの部分積を生成する第３の部分積生成部２３
と、ＢＣの部分積を生成する第４の部分積生成部２４
と、第１、第２の部分積生成部２１、２２で生成した部
分積同士をいっぺんに加減演算（本発明ではこの加減演
算は乗除法ではない加減法による演算をいうものとす
る）して実部（ＡＣ−ＢＤ）を算出する実部演算部２５
と、第３、第４の部分積生成部２３、２４で生成した部
分積同士をいっぺんに加減演算して実部（ＡＤ＋ＢＣ）
を算出する虚部演算部２６とを備えたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複素数同士の乗算を行う
複素数乗算器に関するものである。複素数乗算器は部分
積の加減算により複素数演算を行っているが、演算器、
特に加算器は桁上げのデータがぬけるまでに時間がかか
るため、データの通過経路を可能な限り短縮して演算速
度の向上と回路の小型化を図ることが必要とされてい
る。

【０００２】

【従来の技術】（Ａ＋ｊＢ）×（Ｃ＋ｊＤ）＝（ＡＣ−
ＢＤ）＋ｊ（ＡＤ＋ＢＣ）の複素数演算を行う従来の論
理について説明する。例えば乗算結果の虚部（ＡＤ＋Ｂ
Ｃ）を求める方法について図４を参照して説明する。こ
こではＡを“０１０１１１”、Ｄを“０１０００１”と
し、ブースのアルゴリズムを用いて演算を行うものとす
る。まずＡＤの部分積ａｄ１（＝“０１０１１１”、ａ
ｄ２（＝００００００”）、ａｄ３（＝０１０１１
１”）を生成してその部分積同士を加算することでＡＤ
＝ａｄ１＋ａｄ２＋ａｄ３＝“０００１１００００１１
１”を求める。

【０００３】これと並行してＢＣの部分積ｂｃ１、ｂｃ
２、ｂｃ３を生成してその部分積同士を加算することで
ＢＣ＝ｂｃ１＋ｂｃ２＋ｂｃ３を求める。ここではＢＣ
＝“０００００１０１１０００”とする。このようにし
て求めたＡＤとＢＣを加減算して虚部（ＡＤ＋ＢＣ）＝
“０００１１１０１１１１１”を求める。実部（ＡＣ−
ＢＤ）についても虚部（ＡＤ＋ＢＣ）の演算に並行して
同様な手順で計算することができる。

【０００４】図６には上述の乗算方法に基づいて構成し
た複素数乗算器が示される。この複素数乗算器は、４つ
の乗算ＡＣ、ＢＤ、ＡＤ、ＢＣと２つの加減算（ＡＣ−
ＢＤ）、（ＡＤ＋ＢＣ）を行うことによって解を求める
ものであり、４つの乗算器７〜１０を並列に並べて乗算
ＡＣ、ＢＤ、ＡＤ、ＢＣをそれぞれ行い、その後で乗算
結果の複素数の実部・虚部ごとの加減算（ＡＣ−Ｂ
Ｄ）、（ＡＤ＋ＢＣ）を加減算部１５、１６でそれぞれ
並行して行うようにしている。

【０００５】ここで乗算部７はＡＣの部分積（ａｃ１、
ａｃ２、ａｃ３）を生成する部分積生成部１とこの部分
積生成部１で生成した部分積同士を加算してＡＣ＝ａｃ
１＋ａｃ２＋ａｃを生成する部分積加算部１１によって
構成される。乗算部８はＢＤの部分積（ｂｄ１、ｂｄ
２、ｂｄ３）を生成する部分積生成部２とこの部分積生
成部２で生成した部分積同士を加算してＢＤ＝ｂｄ１＋
ｂｄ２＋ｂｄ３を生成する部分積加算部１２によって構
成される。乗算部９はＡＤの部分積（ａｄ１、ａｄ２、
ａｄ３）を生成する部分積生成部３とこの部分積生成部
３で生成した部分積同士を加算してＡＤ＝ａｄ１＋ａｄ
２＋ａｄ３を生成する部分積加算部１３によって構成さ
れる。乗算部１０はＢＣの部分積（ｂｃ１、ｂｃ２、ｂ
ｃ３）を生成する部分積生成部４とこの部分積生成部４
で生成した部分積同士を加算してＢＣ＝ｂｃ１＋ｂｃ２
＋ｂｃ３を生成する部分積加算部１４によって構成され
る。

【０００６】加減算部１５は乗算部７で生成したＡＣと
乗算部８で生成したＢＤを加減算して乗算結果の実部
（ＡＣ−ＢＤ）を算出するよう構成され、また加減算部
１６は乗算部９で生成したＡＤと乗算部部１０で生成し
たＢＣを加減算して乗算結果の虚部（ＡＤ＋ＢＣ）を算
出するよう構成される。

【０００７】

【発明が解決しようとする課題】従来の複素数乗算器
は、部分積生成部１〜４で生成した部分積をそれぞれに
対応する部分積加算部１１〜１４でそれぞれ加算して乗
算値ＡＣ、ＢＤ、ＡＤ、ＢＣをまず求め、その後にその
ようにして求めたＡＣとＢＤ、ＡＤとＢＣをそれぞれ加
減算部１１、１２で加減算して乗算結果の実部（ＡＣ−
ＢＤ）と虚部（ＡＤ＋ＢＣ）を生成するようにしてい
る。

【０００８】この部分積加算部１１〜１４による乗算途
中の部分積の加算とその後の加減算部１５、１６による
積同士の加減算においては、それぞれキャリー（桁上
げ）のためのデータのぬける時間（桁上げ時間という）
が必要である。このため複素数演算が全て終了するまで
には１回の桁上げ時間の２倍が少なくとも必要となり、
合計としての演算時間が長くなる。これは言い換えれば
データの通過経路が長くなっているといえ、その分、回
路規模が大きいとも言える。

【０００９】本発明は係る問題点に鑑みてなされたもの
であり、その目的とするところは、複素数乗算器の演算
時間の短縮と回路の小型化を図ることにある。

【００１０】

【課題を解決するための手段】図１は本発明に係る原理
説明図である。本発明に係る複素数乗算器は、（Ａ＋ｊ
Ｂ）×（Ｃ＋ｊＤ）＝（ＡＣ−ＢＤ）＋ｊ（ＡＤ＋Ｂ
Ｃ）の演算を行う複素数乗算器であって、ＡＣの部分積
を生成する第１の部分積生成部２１と、ＢＤの部分積を
生成する第２の部分積生成部２２と、ＡＤの部分積を生
成する第３の部分積生成部２３と、ＢＣの部分積を生成
する第４の部分積生成部２４と、第１、第２の部分積生
成部２１、２２で生成した部分積同士を直接に加減演算
（本発明ではこの加減演算は乗除法ではない加減法によ
る演算をいうものとする）して実部（ＡＣ−ＢＤ）を算
出する実部演算部２５と、第３、第４の部分積生成部２
３、２４で生成した部分積同士を直接に加減演算して実
部（ＡＤ＋ＢＣ）を算出する虚部演算部２６とを備えた
ものである。

【００１１】上記第１、第２、第３、第４の部分積生成
部はブースのアルゴリズムに基づいて部分積を生成する
回路で構成し、上記実部演算部および虚部演算部はワレ
スツリー回路で構成することができる。

【００１２】

【作用】実部演算部２５では、第１、第２の部分積生成
部２１、２２で生成した部分積同士をいっぺんに加減演
算して乗算結果の複素数の実部（ＡＣ−ＢＤ）を直接に
算出する。また虚部演算部２６では、第３、第４の部分
積生成部２３、２４で生成した部分積同士をいっぺんに
加減演算して乗算結果の複素数の実部（ＡＤ＋ＢＣ）を
直接に算出する。このため、従来のようにＡＣ、ＢＤ、
ＡＤ、ＢＣの乗算過程での加算と、実部・虚部ごとの
（ＡＣ−ＢＤ）、（ＡＤ＋ＢＣ）の加減演算とを別々に
行う必要がなくなり、これらの演算を一括して行えるの
で、データの通過経路が短縮され、桁上げ時間が短縮さ
れる。

【００１３】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図２には本発明の一実施例としての複素数乗算器
が示される。この複素数乗算器は前述したように（Ａ＋
ｊＢ）×（Ｃ＋ｊＤ）＝（ＡＣ−ＢＤ）＋ｊ（ＡＤ＋Ｂ
Ｃ）の複素数乗算を行うものである。

【００１４】図２において、１〜４はそれぞれＡＣ、Ｂ
Ｄ、ＡＤ、ＢＣの部分積を生成する部分積生成部であ
り、ブース(Booth) のアルゴリズムに従った部分積を生
成している。この実施例では各Ａ、Ｂ、Ｃ、Ｄは６ビッ
トの値とし、部分積生成部１はＡＣの部分積ａｃ１、ａ
ｃ２、ａｃ３を生成し、部分積生成部２はＢＤの部分積
ｂｄ１、ｂｄ２、ｂｄ３を生成し、部分積生成部３はＡ
Ｄの部分積ａｄ１、ａｄ２、ａｄ３を生成し、部分積生
成部４はＢＣの部分積ｂｃ１、ｂｃ２、ｂｃ３を生成す
る。

【００１５】５は部分積生成部１と２からの各部分積ａ
ｃ１、ａｃ２、ａｃ３、ｂｄ１、ｂｄ２、ｂｄ３同士を
いっぺんに加減算する演算、すなわちａｃ１＋ａｃ２＋
ａｃ３−（ｂｄ１＋ｂｄ２＋ｂｄ３）の演算を行って乗
算結果の実部ＡＣ−ＢＤを求める一括加減算部である。
また６は部分積生成部３と４からの各部分積ａｄ１、ａ
ｄ２、ａｄ３、ｂｃ１、ｂｃ２、ｂｃ３同士をいっぺん
に加減算する演算、すなわちａｄ１＋ａｄ２＋ａｄ３＋
ｂｃ１＋ｂｃ２＋ｂｃ３の演算を行って乗算結果の虚部
ＡＤ＋ＢＣを求める一括加減算部である。これらの一括
加減算部５、６はワレスツリー（Wallace Tree）回路に
より構成されいる。

【００１６】このように、本実施例回路では、それぞれ
の乗算ＡＣ、ＢＤ、ＡＤ、ＢＣに関する部分積を生成し
た後に、従来は別々に行っていた部分積の加算と、実
部、虚部ごとの積同士の加算とを、一括加減算部５、６
で一括して行うようにしている。

【００１７】このように乗算結果の実部（ＡＣ−ＢＤ）
と虚部（ＡＤ＋ＢＣ）の演算は、図３に虚部についての
例が示されるように、 ＡＤ＋ＢＣ＝ａｄ１＋ａｄ２＋ａｄ３＋ｂｃ１＋ｂｃ２＋ｂｃ３ のように部分積同士をいっぺんに直接に加算することに
よっても得られるので、上述の実施例回路によっても複
素数乗算を達することができる。

【００１８】本発明の実施にあたっては種々の変形形態
が可能である。例えば上述の実施例では部分積生成部を
ブースのアルゴリズムに従った部分積を生成するように
構成したが、これに限らず、通常の部分積を求める回路
を用いるものであってもよい。その場合、Ａ、Ｂ、Ｃ、
Ｄがそれぞれ６ビットなら部分積の数は６つとなる。ま
た一括加減算部としてはワレスツリー回路を用いたが、
これに限られるものではない。

【００１９】

【発明の効果】以上に説明したように、本発明によれ
ば、複素数乗算を行う際に、従来は別々に行っていた４
つの乗算のそれぞれに含まれる部分積の加算と、実部・
虚部ごとの加減算を、本発明では一つの加減算回路で一
括して行うことができるから、その分、桁上げ時間とデ
ータの通過経過が短縮されて演算速度の高速化と回路の
小型化を図ることができる。

【図面の簡単な説明】

【図１】本発明に係る原理説明図である。

【図２】本発明の一実施例としての複素数乗算器を示す
図である。

【図３】実施例の複素数乗算器の演算論理を説明するた
めの図である。

【図４】従来の複素数演算の論理を説明する図である。

【図５】従来の複素数演算論理に従って構成された従来
の複素数乗算器を示す図である。

【符号の説明】 １〜４ 部分積生成部 ５、６ 一括加減算部 ７〜１０ 乗算部 １１〜１４ 部分積加算部 １５、１６ 加減算部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 （Ａ＋ｊＢ）×（Ｃ＋ｊＤ）＝（ＡＣ−
   ＢＤ）＋ｊ（ＡＤ＋ＢＣ）の演算を行う複素数乗算器で
   あって、 ＡＣの部分積を生成する第１の部分積生成部（２１）
   と、 ＢＤの部分積を生成する第２の部分積生成部（２２）
   と、 ＡＤの部分積を生成する第３の部分積生成部（２３）
   と、 ＢＣの部分積を生成する第４の部分積生成部（２４）
   と、 該第１、第２の部分積生成部で生成した部分積同士を直
   接に加減演算して実部（ＡＣ−ＢＤ）を算出する実部演
   算部（２５）と、 該第３、第４の部分積生成部で生成した部分積同士を直
   接に加減演算して実部（ＡＤ＋ＢＣ）を算出する虚部演
   算部（２６）とを備えた複素数乗算器。
2. 【請求項２】 上記第１、第２、第３、第４の部分積生
   成部はブースのアルゴリズムに基づいて部分積を生成す
   る回路で構成され、上記実部演算部および虚部演算部は
   ワレスツリー回路で構成された請求項１記載の複素数乗
   算器。