JPS5856033A - 乗算回路 - Google Patents
乗算回路Info
- Publication number
- JPS5856033A JPS5856033A JP56154598A JP15459881A JPS5856033A JP S5856033 A JPS5856033 A JP S5856033A JP 56154598 A JP56154598 A JP 56154598A JP 15459881 A JP15459881 A JP 15459881A JP S5856033 A JPS5856033 A JP S5856033A
- Authority
- JP
- Japan
- Prior art keywords
- partial product
- circuit
- partial
- complement
- circuit means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49994—Sign extension
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は乗算回路の改良に関する。
−従来、この種乗算回路、特に並列乗算回路には種々の
構成のものが知られている。例えば、８１図に示す如き
８×８ビット並列乗算回路がアル。Ｂｏｏｔｈのエンコ
ーダ（１）でエンコードされた乗数の信号によりインバ
ータ／シフト回路（２）を通った被乗数をセレクト回路
（３）で選択的に出力させて部分積を発生し、Ｗａｌｔ
ａｃ−のトリー回路（４）で部分積の多入力を２出力に
しぼシその出力をキャリールックアヘッド回路（５）で
加算して最終乗算結果即ち上記被乗数と乗数との積を発
生している。
構成のものが知られている。例えば、８１図に示す如き
８×８ビット並列乗算回路がアル。Ｂｏｏｔｈのエンコ
ーダ（１）でエンコードされた乗数の信号によりインバ
ータ／シフト回路（２）を通った被乗数をセレクト回路
（３）で選択的に出力させて部分積を発生し、Ｗａｌｔ
ａｃ−のトリー回路（４）で部分積の多入力を２出力に
しぼシその出力をキャリールックアヘッド回路（５）で
加算して最終乗算結果即ち上記被乗数と乗数との積を発
生している。
しかしながら、上記部分積の加算時において、ＪＲ２−
に示すように、部分積に付加される符号伸張１． ２．
３を行って加算しなければならないことから、ビット
数が多く′＆りＷａｌｌａｃｅのトリー回路（４）に設
けねばならない加算器数が上位ビット側で多くなる。こ
のことは被乗数及び乗数のビット数が多くなればなるほ
ど、顕著になる。第２図において、Δは部分積符号ビッ
ト、０又は×は補数化のためＬＳＢに加えるビットであ
る。
に示すように、部分積に付加される符号伸張１． ２．
３を行って加算しなければならないことから、ビット
数が多く′＆りＷａｌｌａｃｅのトリー回路（４）に設
けねばならない加算器数が上位ビット側で多くなる。こ
のことは被乗数及び乗数のビット数が多くなればなるほ
ど、顕著になる。第２図において、Δは部分積符号ビッ
ト、０又は×は補数化のためＬＳＢに加えるビットであ
る。
本発明は上述のような乗算回路の有する欠点に着目して
創案されたもので、その目的は符号ビットの伸張を行う
必要性のないアルゴリズムを開発し、これにより演算回
路数の減少を図った乗算回路を提供することＩＫ、らる
。
創案されたもので、その目的は符号ビットの伸張を行う
必要性のないアルゴリズムを開発し、これにより演算回
路数の減少を図った乗算回路を提供することＩＫ、らる
。
以下、添付−面を参照しながら本発明の一実施例を説明
する。
する。
本発明の具体的実施例の説明に入るのに先立って、先ず
、本発明の基本概念を説明する。
、本発明の基本概念を説明する。
第３図はｆ３ｏｏｔｈのアルゴリズムによる８ｘ、＼
８ビツト乗算回路で生ずる乗算ステップを図式％式％）
ぞれ被乗数及び乗数で、ｓｊは被乗数の符号ビット、ｙ
ｊｔま乗数の符号ビットである・また−■、■、■、■
はそれぞれ、符号ビットαｊ１４ａ、ｔ、ｊ、ｄａを有
する２の補数形式の部分積であり、符号ビットは部分積
の加算のため伸張されている。
ｊｔま乗数の符号ビットである・また−■、■、■、■
はそれぞれ、符号ビットαｊ１４ａ、ｔ、ｊ、ｄａを有
する２の補数形式の部分積であり、符号ビットは部分積
の加算のため伸張されている。
と＼にふ・いて、部分積■に着目してこれを数式で表わ
すと、 ＋ Ａ Ｄ ＝ Ａ ａ ＋ Ａ Ｂ ・・・・・・
・・・（１）！１ と表現出来る。但し、Ａ、＝α−Ｘ ２ ＋ａ Ｊ
Ｘ ２虐 ＋・・・十α−Ｘ２ で、ＡＤは下位８ビツトである。
すと、 ＋ Ａ Ｄ ＝ Ａ ａ ＋ Ａ Ｂ ・・・・・・
・・・（１）！１ と表現出来る。但し、Ａ、＝α−Ｘ ２ ＋ａ Ｊ
Ｘ ２虐 ＋・・・十α−Ｘ２ で、ＡＤは下位８ビツトである。
式（１）において、ａ、＝１であると、実際の値は負数
であり、これを−Ａ（Ａは正の値）で表わすと、 ５ −Ａ＝（Ａ、ｊ＋ＡＢ ）−２ ＝（Ａｊ−２）±ＡＤ ＝−ａ４×２ ＋ＡＤ ・・・・・・・・・・・・（２
）の如く銅塊することが出来る。
であり、これを−Ａ（Ａは正の値）で表わすと、 ５ −Ａ＝（Ａ、ｊ＋ＡＢ ）−２ ＝（Ａｊ−２）±ＡＤ ＝−ａ４×２ ＋ＡＤ ・・・・・・・・・・・・（２
）の如く銅塊することが出来る。
また、式（１）において、ａ ａ ”＝ Ｑである場合
には、実際の値は正であり、これを人で表わすと、 Ａ ＝ Ｏ＋ ＡＤ ＝ −ｏ−ｘ ２ ＋ Ａ Ｄ−−−−−−−−−（
３）の如く表現することが出来る、 Ｅ記の式（２）、（３）を他の部分積に拡張してその和
をＭで表わすと、 Ｍ＝−（αａ Ｘ ２ ＋ｂ ｊｘ ２”＋ＣＪＸ２
’↓ｄＪＸ２ ）−ト（ＡＤ＋ＢＤ＋ＣＤ＋ＤＤ
） ・・・・・・ （４）となる、但し、式（４
）において、ＢＤは部分積■の下位８ビツトで、ＣＤは
部分積■の下位８ビツトで、ＤＤは部分積■の下位８ビ
ツトである。
には、実際の値は正であり、これを人で表わすと、 Ａ ＝ Ｏ＋ ＡＤ ＝ −ｏ−ｘ ２ ＋ Ａ Ｄ−−−−−−−−−（
３）の如く表現することが出来る、 Ｅ記の式（２）、（３）を他の部分積に拡張してその和
をＭで表わすと、 Ｍ＝−（αａ Ｘ ２ ＋ｂ ｊｘ ２”＋ＣＪＸ２
’↓ｄＪＸ２ ）−ト（ＡＤ＋ＢＤ＋ＣＤ＋ＤＤ
） ・・・・・・ （４）となる、但し、式（４
）において、ＢＤは部分積■の下位８ビツトで、ＣＤは
部分積■の下位８ビツトで、ＤＤは部分積■の下位８ビ
ツトである。
この式（４）は従来のアルゴリズムのような部分積符号
ビットの伸張を行うことなく、部分積符号ビットとこの
ビットを合まない部分積との演算、例えば部分積符号ビ
ットの減算と部分積の加算との演算を行えば被乗数と乗
数との積が得られるということを表わしている。
ビットの伸張を行うことなく、部分積符号ビットとこの
ビットを合まない部分積との演算、例えば部分積符号ビ
ットの減算と部分積の加算との演算を行えば被乗数と乗
数との積が得られるということを表わしている。
この基本概念を具体化した一例がブロック形式で第４図
に示されている。
に示されている。
第４図において、（ｌＯ）はｆ３ｏａｔｈのエンコーダ
でらり、その入力は乗数供給回路手段へ接続されており
、その出力はセレクタ回路（１１）の選択入力へ接続さ
れている。（１２）はインバータ／シフト回路で、その
入力は被乗数供給手段へ接続され、その出力はセレクタ
回路（１１）の被選択入力へ接続されている。
でらり、その入力は乗数供給回路手段へ接続されており
、その出力はセレクタ回路（１１）の選択入力へ接続さ
れている。（１２）はインバータ／シフト回路で、その
入力は被乗数供給手段へ接続され、その出力はセレクタ
回路（１１）の被選択入力へ接続されている。
（１３）は部分積出力回路部を、また、（１４）は部分
積符号ビット出力回路部を表わしている。セレクタ回路
（１１）から出力回路部（１３）までの回路系が部分積
発生回路手段（１５）を構成し、セレクタ回路（１１）
から出力回路部（１４）までの回路系が部分積符号ビッ
ト発生回路手段（１６）を構成している。
積符号ビット出力回路部を表わしている。セレクタ回路
（１１）から出力回路部（１３）までの回路系が部分積
発生回路手段（１５）を構成し、セレクタ回路（１１）
から出力回路部（１４）までの回路系が部分積符号ビッ
ト発生回路手段（１６）を構成している。
部分積発生回路手段（１５）をより具体的に云うと、各
部分積を２の補数形式で生成する２の補数部分積発生回
路手段でおり、この回路手段の部分積が負になるとき該
部分積を補数化するための信号を発生するための補数化
回路手段（１７）が設けられている。また、部分積発生
回路手段（１５）が各部分積を２の補数形式で生成する
形式のものである場合には、上述の部分積符号ビット発
生回路手段（１６）は部分積符号ビット補数化回路手段
で構成され−る。
部分積を２の補数形式で生成する２の補数部分積発生回
路手段でおり、この回路手段の部分積が負になるとき該
部分積を補数化するための信号を発生するための補数化
回路手段（１７）が設けられている。また、部分積発生
回路手段（１５）が各部分積を２の補数形式で生成する
形式のものである場合には、上述の部分積符号ビット発
生回路手段（１６）は部分積符号ビット補数化回路手段
で構成され−る。
（１８）は演算回路手段であり、これは具体的には、部
分積符号ピッ゛トの減算と部分積の加算とを行う回路部
でめる。これを更に具体的に述べると、上述の如く部分
積が２の補数形式で生成される形式を採る場合には、２
の補数部分積発生回路手段（１５）、補数化回路手段（
１７）及び部分積符号ビット補数化回路手段（１６）の
出力信号の加算を生じさせるように構成されている。
分積符号ピッ゛トの減算と部分積の加算とを行う回路部
でめる。これを更に具体的に述べると、上述の如く部分
積が２の補数形式で生成される形式を採る場合には、２
の補数部分積発生回路手段（１５）、補数化回路手段（
１７）及び部分積符号ビット補数化回路手段（１６）の
出力信号の加算を生じさせるように構成されている。
上記の構成になる本発明乗算回路の次のように動作する
。これを８×８ビット乗算回路を例にとり具体的に説明
すると、部分積を２の補数形式で発生し、且つ、符号ビ
ットを補数の形式で発生して、これらより積を出力する
場合の各信号が１式的に第５図に示されている。
。これを８×８ビット乗算回路を例にとり具体的に説明
すると、部分積を２の補数形式で発生し、且つ、符号ビ
ットを補数の形式で発生して、これらより積を出力する
場合の各信号が１式的に第５図に示されている。
被乗数（Ｘ）が被乗数供給回路手段からインバータ／シ
フト回路（１２）へ供給されると同時に、乗数（Ｙ）が
乗数供給回路手段からエンコーダ（ｌＯ）へ供給される
。
フト回路（１２）へ供給されると同時に、乗数（Ｙ）が
乗数供給回路手段からエンコーダ（ｌＯ）へ供給される
。
インバータ／シフト回路（１２）からビット信号、例え
ばＸ、２Ｘ、Ｘ、２Ｘｕセレクタ回路（１１）へ供給さ
れるエンコーダ（１０）からの、２ビツトのＢｏｏｔｈ
のアルゴリズムによる信号によって選択的に出力されて
部分積発生回路手段（１５）から祉２の補数形式の部分
積が出力され、部分積符号ビット発生回路手段（１６）
からは補数化され九符号ビット信号が出力される。これ
らは第５図においては、■、■。
ばＸ、２Ｘ、Ｘ、２Ｘｕセレクタ回路（１１）へ供給さ
れるエンコーダ（１０）からの、２ビツトのＢｏｏｔｈ
のアルゴリズムによる信号によって選択的に出力されて
部分積発生回路手段（１５）から祉２の補数形式の部分
積が出力され、部分積符号ビット発生回路手段（１６）
からは補数化され九符号ビット信号が出力される。これ
らは第５図においては、■、■。
■、■で示されている。そしてその正方形の枠内のａｉ
、ｈａ、ｅ＊、ｄＡは符号ビット６ｊ、ｈｊ。
、ｈａ、ｅ＊、ｄＡは符号ビット６ｊ、ｈｊ。
ａＪ ｄｊの反転信号でらり、また正方形の枠内の １
はこれら符号ビットａａ、ｂ・、Ｃ４，ｄａで戒わさ
れる値を補数化するのに必要な２進の ｌである。また
、正方形の枠内のＣは部分積の補数をとるときにそのＬ
ＳＢに１を加えることを表わしている。
はこれら符号ビットａａ、ｂ・、Ｃ４，ｄａで戒わさ
れる値を補数化するのに必要な２進の ｌである。また
、正方形の枠内のＣは部分積の補数をとるときにそのＬ
ＳＢに１を加えることを表わしている。
これらのビット信号を演算回路手段（１８）にて加算す
れば乗算回路へ供給された被乗数と乗数との積が第５図
の■の如く得られる。■中の惧Ａ社積の符号ビットであ
る。
れば乗算回路へ供給された被乗数と乗数との積が第５図
の■の如く得られる。■中の惧Ａ社積の符号ビットであ
る。
上記実施例においては、部分積符号ビットを補数化して
部分積に加算する場合について説明したが、部分積符号
ビットを補数化せずに部分積から減算するように構成し
てもよい。また、部分積の生成は上述した例示以外の形
式で得られる場合でもよい。
部分積に加算する場合について説明したが、部分積符号
ビットを補数化せずに部分積から減算するように構成し
てもよい。また、部分積の生成は上述した例示以外の形
式で得られる場合でもよい。
以上要するに、本発明によれば部分積符号ビットの伸張
を行う必要性はなくなり、ビット数が少なくなるから、
演算回路手段（１８）に設けなければならない演算回路
例えば加算回路の数を少なくｌ−７−１路構成の簡易化
に役立つ１．このような効果は被乗数及び乗数のビット
数が多くなればなる＃コど顕著になる。
を行う必要性はなくなり、ビット数が少なくなるから、
演算回路手段（１８）に設けなければならない演算回路
例えば加算回路の数を少なくｌ−７−１路構成の簡易化
に役立つ１．このような効果は被乗数及び乗数のビット
数が多くなればなる＃コど顕著になる。
ら
第１図り従来の並列乗算回路図、第２図は請１図回路の
ドツト表示による乗算過程を示す図、第３図は本発明の
基本概念を説明するために必要な第１図と同種の乗算回
路の乗算ステップを示す図、第４１は本発明の乗算回路
図、第５゛図は第４図の回路の乗算過程を示す図である
。 図中、（１５）は部分積発生回路手段、（１７）は補数
化回路手段、（１６）ｔま部分積符号ビット発生回路手
段（部分積符号ビット補数化回路手段）、（１８）は演
算回路手段である。 特許出願人 富士通株式会社
ドツト表示による乗算過程を示す図、第３図は本発明の
基本概念を説明するために必要な第１図と同種の乗算回
路の乗算ステップを示す図、第４１は本発明の乗算回路
図、第５゛図は第４図の回路の乗算過程を示す図である
。 図中、（１５）は部分積発生回路手段、（１７）は補数
化回路手段、（１６）ｔま部分積符号ビット発生回路手
段（部分積符号ビット補数化回路手段）、（１８）は演
算回路手段である。 特許出願人 富士通株式会社
Claims (1)
- 【特許請求の範囲】 １１１ 被乗数と乗数とから所要数の部分積を生成【
−１これら部分積から上記被乗数と上記乗数との積を発
生する乗算回路において、上記各部分積の最高位桁より
１つ上位桁に部分積符号ビット信号を発生する部分積符
号ビット発生回路手段と、上記各部分積と上記部分積符
号ビット信号とから上記積を発生する演算回路手段とを
設けたことを特徴とする乗算回路。 （２） 上記各部分積の発生回路手段は各部分積を２
の補数形成で生成する２の補数部分積発生回路手段であ
シ、該回路手段の部分積が負であるとき該部分積を補数
化する信号を供給する補数化回路手段が設けられると共
に部分積符号ビット補数化回路手段が設けられ、上記演
算１路手段は上記２の補数部分積発生ａ絡手段、補数化
回路手段及び部分積符号ビット補数化回路手段からの各
出力信号に応答して積を発生するように構成されたこと
を特徴とする特許請求の範囲第１項記載の乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56154598A JPS5856033A (ja) | 1981-09-29 | 1981-09-29 | 乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56154598A JPS5856033A (ja) | 1981-09-29 | 1981-09-29 | 乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5856033A true JPS5856033A (ja) | 1983-04-02 |
Family
ID=15587680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56154598A Pending JPS5856033A (ja) | 1981-09-29 | 1981-09-29 | 乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856033A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60238483A (ja) * | 1984-05-14 | 1985-11-27 | Sumitomo Electric Ind Ltd | 被覆超硬合金およびその製造方法 |
| JPS60238482A (ja) * | 1984-05-14 | 1985-11-27 | Sumitomo Electric Ind Ltd | 被覆超硬合金およびその製造方法 |
| JPS60254373A (ja) * | 1984-05-31 | 1985-12-16 | Nippon Precision Saakitsutsu Kk | 積和演算装置 |
| JPS6158036A (ja) * | 1984-08-29 | 1986-03-25 | Toshiba Corp | 乗算器 |
| EP0206762A2 (en) * | 1985-06-19 | 1986-12-30 | Advanced Micro Devices, Inc. | Digital electronic multiplier circuits |
| JPS62100833A (ja) * | 1985-10-28 | 1987-05-11 | Toshiba Corp | 並列乗算器 |
| JPS6345633A (ja) * | 1986-08-12 | 1988-02-26 | Nec Corp | 乗算回路 |
| JPS63298525A (ja) * | 1987-05-29 | 1988-12-06 | Matsushita Electric Ind Co Ltd | 加算装置 |
| JPH034382A (ja) * | 1989-05-15 | 1991-01-10 | American Teleph & Telegr Co <Att> | 加算方法と乗算回路 |
| US5808928A (en) * | 1996-06-06 | 1998-09-15 | Matsushita Electric Industrial Co., Ltd. | Arithmetic processing apparatus |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105732A (en) * | 1979-02-08 | 1980-08-13 | Nippon Telegr & Teleph Corp <Ntt> | Multiplier |
-
1981
- 1981-09-29 JP JP56154598A patent/JPS5856033A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105732A (en) * | 1979-02-08 | 1980-08-13 | Nippon Telegr & Teleph Corp <Ntt> | Multiplier |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6248751B2 (ja) * | 1984-05-14 | 1987-10-15 | Sumitomo Electric Industries | |
| JPS60238482A (ja) * | 1984-05-14 | 1985-11-27 | Sumitomo Electric Ind Ltd | 被覆超硬合金およびその製造方法 |
| JPS60238483A (ja) * | 1984-05-14 | 1985-11-27 | Sumitomo Electric Ind Ltd | 被覆超硬合金およびその製造方法 |
| JPS6248750B2 (ja) * | 1984-05-14 | 1987-10-15 | Sumitomo Electric Industries | |
| JPS60254373A (ja) * | 1984-05-31 | 1985-12-16 | Nippon Precision Saakitsutsu Kk | 積和演算装置 |
| JPS6158036A (ja) * | 1984-08-29 | 1986-03-25 | Toshiba Corp | 乗算器 |
| JPH0326857B2 (ja) * | 1984-08-29 | 1991-04-12 | Tokyo Shibaura Electric Co | |
| EP0206762A2 (en) * | 1985-06-19 | 1986-12-30 | Advanced Micro Devices, Inc. | Digital electronic multiplier circuits |
| JPS62100833A (ja) * | 1985-10-28 | 1987-05-11 | Toshiba Corp | 並列乗算器 |
| JPH051497B2 (ja) * | 1985-10-28 | 1993-01-08 | Toshiba Kk | |
| JPS6345633A (ja) * | 1986-08-12 | 1988-02-26 | Nec Corp | 乗算回路 |
| JPS63298525A (ja) * | 1987-05-29 | 1988-12-06 | Matsushita Electric Ind Co Ltd | 加算装置 |
| JPH034382A (ja) * | 1989-05-15 | 1991-01-10 | American Teleph & Telegr Co <Att> | 加算方法と乗算回路 |
| US5808928A (en) * | 1996-06-06 | 1998-09-15 | Matsushita Electric Industrial Co., Ltd. | Arithmetic processing apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4745570A (en) | Binary multibit multiplier | |
| JPS5856033A (ja) | 乗算回路 | |
| JP3345894B2 (ja) | 浮動小数点乗算器 | |
| JP2006154992A (ja) | ニューロプロセッサ | |
| US4695970A (en) | Linear predictive coding technique with interleaved sequence digital lattice filter | |
| JPH09114647A (ja) | 高基数乗算器アーキテクチャー | |
| US5870322A (en) | Multiplier to selectively perform unsigned magnitude multiplication or signed magnitude multiplication | |
| US5142490A (en) | Multiplication circuit with storing means | |
| JPH08314697A (ja) | 符号付き／符号なし数兼用乗算器 | |
| JPH0464091B2 (ja) | ||
| JPH11134175A (ja) | 乗加減算器及び演算器 | |
| JPH11126157A (ja) | 乗算方法および乗算回路 | |
| JP2734438B2 (ja) | 乗算装置 | |
| JP2991788B2 (ja) | 復号器 | |
| JPS62154029A (ja) | 乗算回路 | |
| US5923888A (en) | Multiplier for the multiplication of at least two figures in an original format | |
| JP3130797B2 (ja) | 積和演算処理方法およびその装置 | |
| JPS60160438A (ja) | 除算装置 | |
| JPS61246837A (ja) | 並列乗算器 | |
| JPH1115641A (ja) | 冗長２進加算器を用いた乗算装置 | |
| SU734705A1 (ru) | Специализированный процессор | |
| JP3230349B2 (ja) | １０進乗算器 | |
| JPH03177922A (ja) | ワレスのトリー回路 | |
| JPH10333885A (ja) | 乗算回路 | |
| KR0141879B1 (ko) | 파이프라인을 이용한 수정형 부스승산기 |