JPH034382A - 加算方法と乗算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、２進数の乗算・加算技術に関する。

（従来技術） ２進数の乗算回路は、比較、的多くの回路素子を必要と
し、集積回路上でそれらを形成するには多くのチップ領
域を必要とする。このため、集積回路設計の当面の目標
は、より少ない回路素子で乗算回路を、実行する方法を
発見することである。

例えば現在広く使用されている技術は、いわゆる修正ブ
ース符号化（＋＋＋ｏｄｉｆｉｅｄ　Ｂｏｏｔｈ　ｅｎ
ｃｏｒｄｉｎｇ）を用いて、掛算される２個の数の１つ
を表すことである。この方法は、乗算器により生成され
る部分積の数を１／２に減し、このため、最終積に到達
するのに必要な部分積の組合わせ回路の数を減少させる
ことができる。不都合なことに、符号付き２進数は、２
の補数表示を用いて（少なくとも算術的に操作されると
きは）−膜内に表されるという事実により、上記の修正
ブース符号化の利点をかなり相殺してしまう。それは、
部分積を組合わせる前に、部分積のいわゆる符号ビット
拡大を実行する必要があるからである（これについては
、以下に詳述する）。

（発明の概要） 本発明によれば、２の補数表示により表示される数の乗
算に特に応用可能であるが、部分積を組み合わせる符号
ビット拡大を実行する必要性は、全ての部分積の符号ビ
ットをその右側の２の補数として表示する値を表すこと
により、回避される。

その数のビット（符号ビット値ワードとここでは称する
）は、元の符号ビットの代わりに、部分積の和算にその
後使用される。符号ビット値ワードの全てのビットは、
（全ての２の補数と同様に）正の伜を有するよう保障（
最上位の１　“除いて）され、部分積の桁は、その後、
符号ビット拡大を必要とすることなしに、直接加えられ
る。この方法を実行すると、従来の乗算器に比較して、
２０％もの回路面積の減少が可能である。

（実施例の説明） 本発明を理解するために、２進数の乗算を概説する。

２進数は、１０進数と同様によく掛は算される。

特に、各ワードの各桁は、他のワードの各桁と掛は算さ
れ、その後、得られた部分積が加え合わされ、その際符
号も考慮に入れられる。２つの８ビツト数　ａｏ　ａｔ
　ａｚ　ａＢ　ａ４ａｓ　ａＢ　ａｙとｂｏ　ｂｔ　ｂ
２ｂ３ｂ４ｂｓ　ｂｅ　ｂｙの乗算が以下の様に実行さ
れる。

０ｏ　　０ＩＯ２０３０＜　　Ｏｓ　Ｏｓ　Ｏ７ここで
、８個の部分積の各項は、ａの特定の１つとｂの特定の
１との積である。例えば、以下である。

ｈ７−ａｙ　’ｂｙ　−Ｊｅ　−ｂ４°ａ６実際には、
乗算は、必要でない。その理由は、ｂの全ては０か１で
あり、各部分積 ｈａ　ｈｔ　ｈｚ　ｈａ　ｈ４ｈｓ　ｈａ　ｈｙ・ｊｏ
　ｉｌ　１２１３　ｊ４１５　＞６１７等は、ｏｏｏｏ
ｏｏｏｏかａｏ　ａｌａｔｚ　ａＢ　ａ４ａ５ａ６ａ７
のいずれかに等しい。

２つの２進数の乗算と和算の回数を減らすため、いわゆ
る修正ブース符号化を使用する乗算器を書き直す。

ここで２進数ｂ　ｏ　ｂ　ｔ　ｂ　２　ｂ　３ｂ　４　
ｂ　５ｂ　ｅ　ｂ　ｙは、２の補数表示と仮定され、 数Ｃ３Ｃ１Ｃ２Ｃ３として表示される。ここで、Ｃｉ　
”＝　−２ｂｉ−１＋　ｂｉ　＋　ｂ、＋１したがって
、次のようになる。

Ｃ，ｆｆｉ　Ｏ，±１．Ｏｒ±２゜ かくして、上記の計算問題（１）は、以下のように書き
直される。

ａｏ　　ｌＬｔ　　Ｄ　　ｈ３ａ＜　　ａｓ　　＆６”
７ＣｏＣ，Ｃ，Ｏ３（２） Ｐａ　　ｐｌ　　Ｉ）２　１）３　　ｐ４　　Ｐ５　　
ｐａ　　Ｐフ　　ｐ８ＱＯｑｌ　ｑ２　Ｏ３ｑ４　ｑＳ
　Ｏ６ｑ７　ｑａ　　　部分積ｒｏｒｌ　　ｒ２　　ｒ
３　　ｒ４　　ｒ５　　ｒ６　　「７　　ｒ８５０ＳＩ
Ｓ２３３５４３５５６９７ＳＢ［部分積の和］ ここから明らかなように、和算の回数は、少なくなる。

さらに、Ｃ１は以下に表わされるので、コ Ｃ，Ｘ　Ｏ，±１．Ｏｒ±２゜ 第２式において、ａとＣとの積は、移動と符号反転以外
の複雑な処理はない。実行上の観点がら、修正ブース符
号化の使用は重要である。その理由は、和算の回数の減
少は、例えば、集積回路チップ上に掛は算回路を形成す
るのに、必要な回路数を減少できるからである。一方、
従来の方法で、部分積を加える方法は、本発明の利点を
相殺してしまう。その理由は、種々の部分積の符号ビッ
トは、異なる位置符号（ｐｏｓｉｔｉｏｎａｌ　５１ｇ
ｎ１ｆｉｃａｎｃｅｓ）を有し、いわゆる符号ビット拡
大（ｓｉｇｎ　ｂｉｔ　ｅｘｔｅｎｓｉｏｎ）を必要と
することになるからである。

特に、２進数が２の補数表示で書かれている場合を考え
てみる。２の補数表示では、最上位ビットは、標準の正
の２進数におけるのと同一の大きさを表すが、負の符号
を有している。かくして、例えば、２の補数表示で表さ
れた１０１１という数字は、以下の計算より、１０進数
の−５に等しい。

（−８）（１）＋（４）（０）　＋　（２）（１）　＋
　（１）（１）　−−５２の補数表示のこの特徴は、そ
の形式で表示された数字を掛は算する場合、部分積を加
える際に考慮に入れなければならない。その理由は、各
列の項は、それらが加えられるためには、同一の符号を
有していなければならないが、部分積の種々の符号ビッ
トは、異なる桁位置を有し、かくして、各列の項は、す
べて同一の位置符号を有さないからである。

この点は、数学的な観点からは、易しい問題である。そ
の理由は、２の補数表示の１つの特徴は、最上位ビット
は、数字の値を変えることなく、左へ必要な回数だけ、
再生、即ち「拡大コされる。

かくして、上記の（２）式の例は、以下のように、書き
直せる。

ａｏ　　ＩＬｒ　　：　　ａ３ａ４ａｓ　　ａｓ　　ａ
ｙＣ６ＣＩ　　Ｃ２Ｃ３（３） １）ｏ　Ｉ）ｏ　Ｉ）ｏ　Ｐｏ　Ｉ）ｏ　Ｐｏ　Ｐａ　
ｐＩ　Ｐ２　ｐｓ　ｐ４　ｐｓ　Ｐａ　ｐ７　ｐ８Ｑｏ
　Ｑｏ　Ｑｏ　ｑｏ　Ｑｏ　ｑｌ　ｑ２　ｑ３　ｑ４　
Ｃ５ｑ６　Ｃ７ｑ８　　°　部分積１ｏｒ６　　ｒ６　
　ｒｌ　　ｒ２　　ｒ３　　ｒ４　　ｒ５　　ｒ６　　
ｒ７　　ｒｇＳｏＳ１３２５３３４８５５６３７８３そ
して、各列を直接加算することにより、最終積をえる。

しかし、この符号ビット拡大を実行するには、多数の回
路が必要となる。

しかし、本発明によれば、符号ビット拡大は、回避でき
る。とくに、全ての部分積の符号ビットで表示された値
は、その右側で２の補数表示として表示される。その数
字の元の符号ビットではなく　「符合ビット値」と称さ
れるビットは、部分積の和算に使用される。符合ビット
値ワードの全てのビット、（最高上位のビットを除いて
）は、（２の補数表示全てについて当てはまるが）正の
位を有する様、保証されているので、部分積の桁は、符
合ビット拡大の必要なく直接加算できる。

（２）式の例について、符合ビット ｐｏｑｏｒｏｓｏは、以下の正の値の２の補数で表示さ
れる。

ＯＳｏ　Ｏｒｏ　０　Ｑｏ　Ｏｐｏ　ＯＯＯＯ００００
゜しかし、これらの符合ビットにより表示される実際の
値は、負の数である。２の補数の符合を反転するために
、各ビットの２進数を反転し、その結果に１を加算する
。かくして、 ｌ　　Ｓｏ　　１　　ｒｏ　　１　　ｑｏ１＋ｏｏｏｏ
ｏｏ。

ｐ（，１１１１１１１１ ００００００００１ １％　ｌ　ん　ｌ　も　１　（凡＋１）　　ＯＯＯＯＯ
０（２）式の掛は算は、以下の様に書直すことができる
。

ａｏ　　ａｌ　　！　　１１３　１Ｌ４　　ｉｔｓ　　
ａ６１Ｌ７ＣＯＣＩ　Ｃ２Ｃ３（４） ｌ　（％＋Ｉ　Ｉ）ｔ　Ｐ２　ｐ３　ｐ４１）５　ｐ６
　ｐ７　Ｐ８１　　Ｍ６　Ｓｌ　５２　Ｃ３９４５５５
６５７ＳＢここで、最後の部分積の最上位の１を除いて
、全ての桁は、正の位を有し、単純に加算できる。符合
ビット拡大の必要性は回避され、乗算器は従来の構成に
比較して、より少ない回路素子で構成できる。

第１図において、部分積生成器は、２進数ａＯ・・・ａ
　とｂ　・・・ｂ７とを受信し、４０ 個の部分積ｐ　””ｐｇ、Ｑ（１・”ＱＢ、ｏ　　　　
８、　。・・・Ｃ８を生成する。

（図では１、単一の線のみ示しているが、実際には、各
ビットにつき１つの平行出力線を有する。）特に、ｂ　
・・・ｂ７は、修正ブースエンコーダ１１に入力される
。この修正ブースエンコーダ１１は、論理ゲートの直列
段からなり、リード１１１−１１３上に、ｂ　１・ｂ７
の修正ブース符号化バージョン、即ち、Ｃ・・・Ｃ３を
表す信号を生成する。特に、リード１１１は、４個のと
ッＩ　　　　　Ｌ　　　　ｌｔ トＣｏ　、ｃｌ、Ｃ２、Ｃｓを搬送し、これらは、修正
ブース符号化デジットＣ８，Ｃ，、Ｃ２゜Ｃ３に関連す
る（以下、符号化デジットと称する）リード１１２（１
１３）は、同様に４個のビットＣＳ　）を搬送する。こ
れらは又符号化デジットと関連する。かくして、４個の
符号化デジットＣ８゜Ｃ１，Ｃ２，Ｃ３は、それぞれリ
ード１１１−１１３上に３個の関連ビットを有する。

リード１１１，１１２上のビットは、関連符号化デジッ
トの大きさを表す。特に、特定の符号化デジットの値が
０の場合、リード１１１，１１２上の関連ビットの値は
、２進数のＯの値を有する。

一方、符号化デジットが、単位１（２）であると、リー
ド１１１．１１２上の関連ビットは、２進数１と０（０
と１）である。

リード１１３上のビットは、関連符号化デジットの符合
を表す。正符合または０に対しては０を、負符合に対し
ては、１を表す。かくして、例えば、符号化デジットＣ
８，ｃｌ、Ｃ２，Ｃ３は、−１、−２、＋１．０の値を
有する。かくして、リード１１１−１１３上のビットは
、それぞれ１０１０゜０１０．０．１１００．である。

以上の説明から明らかなように、各部分積は、ａ）０、
ｂ）ａ　　・・・Ｃ７、あるいは、その負、ｃ）ａ　　
・・・ａ　　Ｏ（即ち、２倍のａｏ　・・・７ ａｙ）あるいは、その負、のいずれかに等しい。

これらの部分積値を求めるために、第１図の部分積生成
器は、２倍回路１２（９ビツトの数ａｏ＃・・ａｙＯを
生成する）と、符号ビット拡張器１３（９個のビットの
数ａａ　　・・・Ｃ７を生成０ し、その、値はａ　・・・Ｃ７と同じである）を有口 する。（この値を元の８個のビットバージョンではなく
、９個のビット数として表すことは、セレクタ２０（以
下に説明する）が単一ワード長で取り扱え、複雑さを最
小にできる。）リード１１１−１１３のビット値に依存
して、これらの９個のとットワード、あるいは、その逆
転されたものの１個、または０個は、セレクタ２０の４
個の各出力リード上に入力され、４個の部分積ｐ。・・
・ｐ８′ｑＯ°９°ｑ８ゝｒＯ°°　　８ゝ　０・・Ｃ
８を提供する。

特に、この為、セレクタ２０は４個の多重化器（ｍｕｘ
）２１−２４を有し、その出力は、それぞれ、インバー
タ２５−２ｇに与えられる。多重Ｌ　　　　λ 化器２１は、ビットＣ６とＣ６で、多重化器２２は、ビ
ットＣＩとＣ２で、多重化器２３は、ピッＣ３で、制御
される。

多重化器の２つの制御ビットの値が、関連符号化デジッ
トの値がゼロであること、を示すと、多重化器は、その
出力に、０．、．０を出力する。

また、それらが、関連符号化デジットの値が単位１であ ると、多重化器は、ａａ　　・・・ａ７を出力す００ る。また、それらか、関連符号化デジットの値が２であ
ると、多重化器は、ａ　　・・・ａ７０を０　゛ 出力する。

インバータ２５−２８は、それぞれｃ’　　ｃＳ。

０′ｌ ｃ２”３で制御され、これらのビットの特定の１つが、
２進数０の値を有すると、関連インバータは、関連多重
化器の出力を、変えずに、インバータ出力に転送し、そ
のビット値が１である場合は、多重化出力は、反転され
、即ち、その符号が反転される。図に示すように、４個
のインバータ出力は、部分積ｐ　・・・ｐ８、ｑｏ・・
・ｑ８、ｒｏ　　中”ｒ　　、ｓ　　””Ｓｇである。

０ かくして、生成された部分積は、第２図の本発明の部分
積組合せ回路で、結合される。第２図の上部の種々の出
力は、最終積のビットである。

特に、第２図の各ボックスＧは、単一人力の単一ゲート
で、その出力にそれを出力する。各ボックスＨは、半加
算器で、２個の入力（特に、部分和デジット）を受入れ
、「和」ビット（ボックスの上部から）と「桁上げ」ビ
ット（ボックスの左部から）とを出力する。各ボックス
Ｆは、全加算器で、３個の入力（２個の部分和デジット
と１個の下位加算器段からの桁上げビット）を受入れる
。

半加算器と同様に、各全加算器は、「和」ビットと「桁
上げ」ビットとを出力する。ボックス１１は、インバー
タで、り０を受信する全加算器の出力を反転し、加算さ
れるべき「１」を生成し、この「１」は、前述した符号
反転手続きから発生する。この「１」の加算から得られ
る桁上げビットは、インバータ入力と同じ値を有する。

３個のボックスＣＬは、先見桁上げ回路で、各回路は、
４個の入力ｙｏ’　ｚｏ’　ｘｏ’　ｘｉを受信する。

Ｘｔは、他の入力の２倍の桁（ｓｉｇｎｉｆ’１ｃａｎ
ｃｅ）を有する（先頭から後方に読んで）。各先見桁上
げ回路は、１の値の５番目（図示しない）の入力も有し
、これは、（４）式の部分積の１つの最上位の１である
。この１は、先見桁上げ回路への図示する入力でも、他
の入力と図面上で加算されるものでもない。「１」は、
他の入力と加算されるべきであるという事実は、２つの
和ビットＳ１、Ｓ２と桁上げビットＣの値を定義するプ
ール表現に分解される。この桁上げピッ＋Ｃは、各先見
桁上げ回路により出力される。ある意味では、この１は
、他の入力と「自動的」に加算される。

特に、プール表現は、次のとうりである。

Ｓ＋　−ＸｏＯｙｏ　ＯＺ。

Ｓ２　＝　（ＸＯ＋ｙｏ　＋　Ｚｏ）　ＯＸｒ　ＯＸｏ
ｙｏＺ。

Ｃ”’　［ＸＯ＋　ＺＯＩＸＩ　＋　ｙ６（ＸｏＺｏ＋
Ｘｌｊここで、＋は、論理ＯＲ，（Ｅ）は、排他的ＯＲ
を表す。−膜内に、入力ｙ。は、４個の人力のうちで最
後に到達する。その理由は、それを生成するに必要な処
理（ｙ　Ｏが前の先見回路により生成されるときは、特
に）の為である。桁上げビットＣの関係をみると、桁上
げビットＣを生成するための論理操作の大部分（例えば
、ＸｏとＺｏとのＯＲ論理）は、ｙｏの入力を待たずに
実行できる。

このｙ。が、到着したとき、実行されるべき余分な計算
はあまり無（、かくして、回路全体の遅延は最小化でき
る。

第２図の回路の別の利点は、部分積のデジライトは、下
から（ｂｏｕｏｍ　ｕｐ）加算できることである。

これは、先見桁上げ入力の１つの値・・・先見桁上げ回
路内で（図面には明示されない）加算される１・・・は
、既知であるためである。これは、先見桁上げ回路は、
５つの入力のいずれも既知でない場合よりも少ない回路
数で実行できることを意味する。

事実、部分積のデジットは、上から（ｔｏｐ　ｄｏｗｎ
＞から加算されるので、これらの１は、処理の早期段階
で加算され、先見桁上げ回路は、５個の人力を有してお
り、これらの５個の人力は、すべて未知なので、先見桁
上げ回路は、より複雑になる。

最高次の先見桁上げ回路の桁上げ出力ビットは、第２イ
ンバータＩ２に人力され、出力積の最高次ビットを、生
成する。そのビットの反転は、それに１を加算する効果
を有し、ここで、１は、４式の最上位部分積である。

更に、本発明は、乗算回路、蓄積回路にも使用され、こ
こでは、乗算の結果が、その結果の前に生成蓄積された
和と組み合わされる。°この場合、本発明によれば、回
路は、新たに蓄積された和を生成するために、現在生成
された部分積と蓄積された和を加算するのに提供される
。

さらに、本発明は、修正ブース符号化を用いて、生成さ
れた部分積を組み合わせるのに使用される。

事実、本発明は、いかなる状況でも応用できる。

例えば、掛は算問題（１）の２つの数の掛は算を直接実
行する回路、ここでは、組み合わされるべき２の補数の
符号ビットは、垂直に並ぶ（ｌｉｎｅ　ｕｐ）必要はな
い。

当業者には、上記しなかった本発明を実現する種々の変
形例が考えられるが、これらは、いずれも、本発明の技
術的範囲に含まれる。

【図面の簡単な説明】

第１図は、修正ブース符号化を実施する乗算器の部分積
生成器のブロック図、 第２図は、乗算器の本発明を実施する部分積組み合わせ
回路のブロック図である。 人：アメリカン テレフォン アンド

Claims (2)

【特許請求の範囲】
1. （１）複数の２の補数を加算する方法において、前記補
   数の少なくとも１つの符号ビットは、異なる位置符号（
   ｐｏｓｉｔｉｏｎａｌｓｉｇｎｉｆｉｃａｎｃｅ）を有
   し 前記複数の補数の符号ビットにより表される組み合わせ
   値に等しい値を有する２の補数を生成するステップ、 前記ステップで生成された補数と前記複数の補数の非符
   号ビットとを組み合わせるステップとを有することを特
   徴とする加算方法。
2. （２）２つの数を乗算する回路において、 ２つの数に応じて、２の補数形式で部分積を生成する手
   段、 前記部分積に応じて、複数の修正ずみの２の補数を組み
   合わせる手段とを有し、 各２の補数は、前記部分積の関連する１つと同一で、た
   だし、前記修正補数の各々において、２のビットは、関
   連部分積の符号ビットを置換し、前記２つのビットの最
   上位の１つを１に、第２上位の１つは、 ａ）最下位符号ビットを有する部分積の１つの場合、そ
   の部分積の反転符号化ビットと１の和で、ｂ）他の部分
   積の場合、他の部分積の反転符号ビットである ことを特徴とする乗算回路。