JPH01116764A - 累積加算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、デジタルシグナルプロセッサ等にて累積乗
加算を行う累積加算器に関する。

［従来の技術］ デジタルシグナルプロセッサ（ＤＳＰ）等では、計算の
高速化のために並列乗算器を使用していて、又、乗算結
果を次々と累積加算する計算においてはデジタルフィル
タや高速フーリエ変換等が用いられる。これらの計算を
専用に行うＩＣ（集積回路）を設計する場合、並列乗算
器に累積加算機能をもつ累積乗加算器を使用すると便利
なことが多い。この累積乗加算器には、累積加算で発生
する桁あふれ（オーバーフロー）を処理するために、拡
張ビットを備えることがしばしばあり、従来は、２の補
数計算をした場合、乗算積で求めた符号ビットを該拡張
ビット１５拡張して累積加算を行っていた。

第５図に従来の累積乗加算器を示している。

並列乗算器５！からの積の下位部分（ＬＳＰ）及び上位
部分（ＭＳＰ）と、並列乗算器５１からの積の符号ビッ
トとが加減算器５２に入力され、ここにおいて、出力積
レジスタ５３にラッチされていた以前のデータとの加減
算が行なわれ、その結果は、新しく出力積レジスタ５３
にラッチされる。このとき、並列乗算器５１からの積の
符号ビットは、累積加算の際の拡張部分に拡張されてい
る。このような場合には、加減算器５２では、符号ビッ
トと出力積レジスタ５３の拡張部分との加算をしなけれ
ばならないので、ＬＳＰやＭＳＰの加減算と同じ機能の
回路が必要となった。

一例として第６図に拡張部分の加算段を示す。

図中のＣはキャリー（桁上がり）、Ｓはサム（合計）Ｆ
Ａはフルアダーを表す。

一般に、並列乗算器５１内は、高速化のためにキャリー
セーブアダー（ＣＳ　Ａ）が使用されていて、又、加減
算器５２の最終段の加算ではキャリーの伝播を高速に行
うために、キャリールックアヘッド（ＣＬ’Ａ）５２’
等が使用され、このとき、並列乗算器からの符号拡張ビ
ットと出力積レジスタ５３とデータとの加算をしなけれ
ばならないので、ハーフアダー５４を必要とした。

［発明が解決しようとする問題点］ このように、拡張部分の加算回路は、それ以外の加算回
路と同じ回路を使用する必要性から、拡゛張ビットが大
きくなると、回路が大型化し、又、ハーフアダー５４を
必要とした。

この発明は、並列乗算器によく用いられる“＋１アルゴ
リズム″を、拡張ビットに拡張することにより、該拡張
部分の回路の小型化を図ることを目的とする。

［問題点を解決するための手段］ この発明の累積加電器は、２の補数の累積乗加算を行い
、積の最上位桁側に累積加算に伴う桁上がりを処理する
ための拡張ビットを有し、内部の部分積に対して符号ビ
ットを反転して＋１を加算するだけで符号拡張を不要に
する＋！アルゴリズムを施した累積乗加算器において、
部分積での＋１アルゴリズムを、前記桁上がり処理用拡
張ビットまで拡張させることにより、拡張部分は、＋１
を施すだけで積の符号拡張を不要にしたことを特徴とす
る。

［作用］ まず、＋１アルゴリズムについて説明する。２の補数の
並列乗算を行うとき、修正ブースアルゴリズムが一般に
用いられる。計算例１に修正ブースアルゴリズムを用い
た時の部分積を示している。

計算例１ ｏｏｏｏｏｏｏ。

ｘ　　ｏｏｏｏｏｏｏ。

・・◎ｏｏｏｏ○○ＯＯ ＠＠＠＠＠◎ｏｏｏｏｏｏｏ。

・・・◎○○ＯＯＯ○○Ｏ ・◎ｏｏｏｏｏｏｏ。

◎○○ｏｏｏｏｏｏ○○ｏｏｏｏ。

（◎は符号ビット、・は符号拡張ビット）ここでは、部
分積の符号ビットを、積の符号ビットまで符号拡張を行
っている。この計算例１かられかるように、符号拡張を
行うと、回路の規模が大きくなる。このような場合、＋
１アルゴリズムを用いれば符号拡張部分の回路を省略す
ることができる。以下に＋１アルゴリズムの詳細を述べ
る。

＋！アルゴリズムは、符号ビットを反転させて＋１する
ことによって符号拡張ビットを省略するアルゴリズムで
あり、以下の説明を簡略化するために簡略図を用いて説
明する。前記計算例１を数式で表すと、計算例２の様に
なる。

計算例２ ｘ、Ｘ５ＸｓＸａＸｓＸＪ＋ｘ＋ Ｘ　　　　ＹｙＹ＊Ｙ＠ＹａＹｓＹ　　Ｙ＋Ｙ。

ＡｇＡｓＡｓＡｓＡｓＡｓＡｇＡｓＡｙＡｓＡ＠Ａ＊Ａ
ｓＡ＊Ａ＋Ａａ　　’−■ＢｇＢｓＢｓＢｓＢｓＢｇＢ
ｔＢ＊Ｂ１８４ＢｓＢ＊Ｂ　ＩＩ３＠　　　　”−■Ｃ
８０８ＣＩＩ　ＣＳ　Ｃｙ　Ｃａ　Ｃｓ　Ｃ４Ｃ雪Ｃ＊
　Ｃ＋　Ｃｅ　　　　　　　←■ここでＡｓ、Ｂｓ、Ｃ
ｓ、Ｄｓは、各部分積の符号ビットである。部分積■を
２進数で書くと、−ＡＳ”２　”＋Ａ８”２　”＋Ａ８
”２　”＋　−”＋Ａ８”２＠＋　Ａ　７・２７＋・・
・＋Ａ＋・２’＋Ａｏ・２°　・・・（１）となる。Ａ
ｓは符号ビットで、Ａｓ＝１ならば部分積は負数になり
、Ａｓ＝Ｏならば部分積■は正数になる。ここで（１）
式を書き直すと、Ａｓ（−２”＋　２　”＋　２　′３
＋−＋　２つ＋Ａ７・２７＋・・・＋Ａ、・２　’　＋
　Ａ　０・２°　　　　　　・・・（２）となる。ここ
で（２）式の（）内の項は　−２１！ｌ＋２１４＋　２
１３＋・・・＋２”＝−２”である。

又、Ａｓ＝１−Ａｓなので、これを（２）式に代入する
と、 （１−ＸＤ（−２１１１＋　２　′４＋　２　”＋・・
・＋２つＩＡ。

・２７＋・・・＋Ａ、・２’＋Ａｏ・２°＝（−２１５
＋　２１４＋　２１３＋・・・＋２８）−石（−２１８
＋２１４＋２１４＋・・・＋２”）＋Ａ？・２７＋・・
・＋Ａ、・２１＋Ａ０・２°＝ （−２１５＋　２１４＋　２１３＋・・・＋２８）十石
・２”ＩＡ７・２７＋・・・ＩＡ１・２’＋Ａ０・２°
＝−２”＋　２　”＋　２　’、”＋−＋　２”＋（１
＋λｓ）２”＋Ａ？”２’＋　”’　＋Ａ＋”２’＋Ａ
ｏ”２°となる。

これを計算例！にあてはめたものが計算例３である。

計算例３ Ｘ　？　Ｘ　＊　Ｘ　ｓ　Ｘ　ａ　Ｘ　ｓ　Ｘ　＊　Ｘ
　ＩＸ　。

Ｘ　　ＹｙＹｓＹｓＹａＹｓＹｔＹ＋Ｙ。

± （＋ｌ　＋ｌ　＋ｌ　＋ｌ　＋ｌ　＋ｌ　＋ｌ　Ａ８Ａ
ｗＡｓＡｓＡａＡｓＡ嚢Ａ＋Ａ。

一 （＋ｌ　＋ｌ　＋ｌ　Ｃ５ＣｔＣｓＣｓＣｉＣｓＣ＊Ｃ
＋Ｃ。

リー 計算例３において、百ｉの上の２つの＋１を計算すると
、その桁上がりが部分積■の拡張＋１部分を伝播し、−
１を消してしまう。同様に、て７の上の＋１と、Ｄｓの
上の＋１もまとめると、計算例３は計算例４のごとくに
なる。

計算例４ Ｘ　？　Ｘ　ｓ　Ｘ　ｓ　Ｘ　ａ　Ｘ　ｓ　Ｘ　＊　Ｘ
　ＩＸ　ＩＸ　　ＹｔＹｓＹｓＹ＊ＹｓＹ＊Ｙ＋Ｙａ＋
１ ＋　Ｉ　Ａ　８　Ａ　？　Ａ　＊　Ａ　ｓ　Ａ　４　Ａ
　ｓ　Ａ　ｔ　Ａ　＋　Ａ　。

＋Ｉ　ＢＩｉＢｔＢｓＢｓＢａＢ＊ＢｔＢｔＢ。

＋ｌ　ＣｔＣｔＣｓＣｓＣ４ＣＩＣ１ＣＩＣ＠このよう
にして＋１アルゴリズムを使用することにより、符号拡
張部分の回路を減らすことができる。

この＋１アルゴリズムを拡張ビットまで拡張すると、計
算例３は、計算例５のごとくになる。

計算例５ Ｘ　？　Ｘ　ａ　Ｘ　ｓ　Ｘ　ａ　Ｘ　ｓ　Ｘ　ｔ　Ｘ
　ｒ　Ｘ　ｅＸ）　　ＹｙＹ＊ＹｓＹａＹｓＹｔＹ＋Ｙ
。

± −１＋ｌ　　÷ｌ　　＋ｌ　　＋ｌ　　＋ｌ　　＋ｌ　
　＋ｌ　　＋１　　＋　１　　＋　Ｉ　　Ａ　Ｂ　Ａ　
ｑ　Ａ　ｓ　Ａ　ｓ　Ａ　ａ　Ａ　ｓ　Ａ　ｘ　Ａ　Ｉ
Ａ　。

リー −１＋ｌ　　＋ｌ　　＋１　＋１　會１　　＋ｌ　　＋
ｌ　　＋ｌ　　ＢｓＢｙＢ＊ＢｓＢ４ＢｓＢｔＢ＋Ｂ。

ヱ ・−ｔ　＋ｔ　＋ｔ÷ｌ　＋ｌ−＋ｌ　＋ｌ　Ｃ３Ｃｔ
Ｃ＊ＣｓＣ＊Ｃ５ＣｔＣ＋Ｃａ＋１ 整理すると、計算例６のごとくになる。

計算例６ ｘ？ｘ＠ｘｓｘ４ｘ３ＸｔｘＩＸＯ ｘ　　ＹｔＹｓＹｓＹ４ＹａＹｔＹ、Ｙ。

ヱ ＋Ｉ　Ａ！１Ａ？Ａ　＠Ａ＊ＡａＡ＊ＡｔＡ＋Ａ。

ユ ＋ｌ　ＢＳＢｔＢｓＢｓＢ＊Ｂ＊Ｂ＊Ｂ＋Ｂ。

ヱ ＋ｌ　　Ｃ３ＣｖＣ＠Ｃ藝Ｃ４ＣＩＣＩＣＩＣ１１＋１ −１　＋　１　＋　１　＋　ｌ　＋　Ｌ　Ｄ　ｇ　Ｄ　
ｑ　Ｄ　ｓ　Ｄ　ｓ　Ｄ　４　Ｄ　ｓ　Ｄ　ｔ　Ｄ　＋
　Ｄ　。

ｐｔｓ＋１）＋ｔｌ）＋＠Ｇｌ＋５ＰｔＪ＋５Ｇｌｔｔ
Ｇｌ＋＋Ｐ＋ｏｌ）ｓ　　ｐ曝　Ｐｔ　　ｌ）ａ　　Ｐ
ｓ　　Ｐ４　　Ｐｓ　　ｐｔ　　ｐｔ　　Ｐａつまり、
拡張ビット部分は、＋１を加えるだけで符号拡張はしな
くてすむことがわかる。

［実施例］ 第１図にこの発明に係わる累積加算器の１実施例を示し
ていて、第６図と同一の部分には同一の符号を付してい
る。この回路図かられかるように、拡張部分の２ビツト
、３ビツト目の加算器には、ハーフアダーの代わりに、
＋１する加算器５５が用いられていて、出力積レジスタ
５３の値に＋１する加算器としては、例えば第２図に示
したようにインバータＩＮＶ１個用いた回路により実現
でき、第４′図に示したような、アンド回路ＡＮＤと排
他オア回路ＥＸＯＲよりなる従来のハーフアダー５４と
比べて回路が簡略化される。

尚、第１図の回路では、拡張部の最初の！ビット目の加
算器５６は、並列乗算器５１のキャリーを含めて＋１す
る必要があるが、そのための加算器としては、第３図に
示したごとくオア回路ＯＲと排他ノア回路ＥＸＯＲで措
成することができ、第４図に示したハーフアダー５４を
少し改良すればよい。

［発明の効果コ 以上説明したように、この発明は、部分積での＋１アル
ゴリズムを、桁上がり処理用拡張ビットまで拡張させる
ことにより、拡張部分は、＋１を施すだけで積の符号拡
張は不要になるので、拡張部分における回路が簡略化さ
れる。　。

【図面の簡単な説明】

第１図はこの発明の累積加算器のｌ実施例を示す回路図
、第２図及び第３図は、第１図に適用される加算器の一
例を示す回路図、第４図は、従来のハーフアダーを示す
回路図、第５図は、従来の累積加算器の回路図、第６図
は、第５図における拡張部分の加算段を示す回路図であ
る。 ５１・・・並列乗算器、５２′・・・キャリールックア
ヘッド、５３・・・出力積レジスタ、５４・・・ハーフ
アダー、５５．５６・・・加算器。 特許出願人　　株式会社　リコー 代理人　弁理士　　青白　葆　他１名 菓１８ 第２図　　　　第３図　　　　　第４図第５図

Claims (1)

【特許請求の範囲】
1. （１）２の補数の累積乗加算を行い、積の最上位桁側に
   累積加算に伴う桁上がりを処理するための拡張ビットを
   有し、内部の部分積に対して符号ビットを反転して＋１
   を加算するだけで符号拡張を不要にする＋１アルゴリズ
   ムを施した累積乗加算器において、部分積での＋１アル
   ゴリズムを、前記桁上がり処理用拡張ビットまで拡張さ
   せることにより、拡張部分は、＋１を施すだけで積の符
   号拡張を不要にしたことを特徴とする累積加算器。