JP2792803B2 - 平方根演算回路 - Google Patents
平方根演算回路Info
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- JP2792803B2 JP2792803B2 JP5026339A JP2633993A JP2792803B2 JP 2792803 B2 JP2792803 B2 JP 2792803B2 JP 5026339 A JP5026339 A JP 5026339A JP 2633993 A JP2633993 A JP 2633993A JP 2792803 B2 JP2792803 B2 JP 2792803B2
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Description
【０００１】
【産業上の利用分野】本発明は、パーソナルコンピュー
タ、ワークステーション等のコンピュータにおける数値
演算回路、ディジタル信号プロセッサ、マイクロプロセ
ッサ等の組み込み型数値演算回路などに適用可能な平方
根演算回路に関する。
タ、ワークステーション等のコンピュータにおける数値
演算回路、ディジタル信号プロセッサ、マイクロプロセ
ッサ等の組み込み型数値演算回路などに適用可能な平方
根演算回路に関する。
【０００２】
【従来の技術】コンピュータ分野を初めとするディジタ
ル情報処理は、ますます高速化しており、信号処理や情
報処理を行う場合、特に数値計算では平方根が多く使用
されるので平方根演算の高速化が要求されている。
ル情報処理は、ますます高速化しており、信号処理や情
報処理を行う場合、特に数値計算では平方根が多く使用
されるので平方根演算の高速化が要求されている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来、
被演算数に対して繰り返し加減算を行うことにより平方
根を求めているので平方根演算を高速化することが困難
であり、従って数値演算を中心とする情報処理を高速に
行うことが困難であった。
被演算数に対して繰り返し加減算を行うことにより平方
根を求めているので平方根演算を高速化することが困難
であり、従って数値演算を中心とする情報処理を高速に
行うことが困難であった。
【０００４】本発明の目的は、平方根演算を高速で行う
ことが可能であり、更に２値信号及び４値信号の両方に
共用できる平方根演算回路を提供することにある。
ことが可能であり、更に２値信号及び４値信号の両方に
共用できる平方根演算回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明の平方根演算回路
は、上記目的を達成するために、４値論理または４値論
理に変換された２値論理の入力信号の平方根の候補値の
自乗を求める手段と、入力信号と候補値の自乗とを各桁
毎に比較する手段とを備えている。
は、上記目的を達成するために、４値論理または４値論
理に変換された２値論理の入力信号の平方根の候補値の
自乗を求める手段と、入力信号と候補値の自乗とを各桁
毎に比較する手段とを備えている。
【０００６】
【作用】本発明の平方根演算回路では、４値論理の入力
信号、または所定の変換回路により４値論理に変換され
た２値論理の入力信号は、自乗回路または乗算回路を用
いて自乗された平方根の候補値と順次比較されて、平方
根が上位桁から順次求められて行くので、最初に互いに
大きさの異なる桁を検出した時点で入力信号と候補値の
自乗との大小関係を決定できる。
信号、または所定の変換回路により４値論理に変換され
た２値論理の入力信号は、自乗回路または乗算回路を用
いて自乗された平方根の候補値と順次比較されて、平方
根が上位桁から順次求められて行くので、最初に互いに
大きさの異なる桁を検出した時点で入力信号と候補値の
自乗との大小関係を決定できる。
【０００７】
【実施例】以下、図面を参照して、本発明の平方根演算
回路の実施例を説明する。
回路の実施例を説明する。
【０００８】まず、本発明の平方根演算回路の演算方式
を図１のフローチャートを用いて説明する。
を図１のフローチャートを用いて説明する。
【０００９】平方根の被演算数Ｓは、２ｎビットのＳレ
ジスタに格納されており、平方根の候補値ＸがＸレジス
タに格納され、候補値Ｘの自乗Ｘ2 の結果ＷがＷレジス
タに格納される。
ジスタに格納されており、平方根の候補値ＸがＸレジス
タに格納され、候補値Ｘの自乗Ｘ2 の結果ＷがＷレジス
タに格納される。
【００１０】平方根演算を始める前に被演算数Ｓ及び平
方根の候補値Ｘはそれぞれ最上位桁から対応のレジスタ
に格納されているものとする。
方根の候補値Ｘはそれぞれ最上位桁から対応のレジスタ
に格納されているものとする。
【００１１】なお、フロ−チャ−トやプログラムで使用
されている各桁の番号を示すｉは、この平方根の方式を
説明するために便宜上用いているもので、カウンタ等の
回路手段によってｉ−１→ｉ等を自動的に実行させるこ
とができる。
されている各桁の番号を示すｉは、この平方根の方式を
説明するために便宜上用いているもので、カウンタ等の
回路手段によってｉ−１→ｉ等を自動的に実行させるこ
とができる。
【００１２】また、図１、図２等で、ｎ→ｉ、ｉ−１→
ｉ、ｉ＝１の判定は、本演算方式の説明のために便宜上
用いているもので、特別な演算処理をするものではな
い。カウンタ等の回路手段により自動的に実行され、必
要な各ステップ（Ｆ２，Ｆ１３，Ｆ１４）や必要なアド
レス（Ａ１，Ａ９）で高速に行われる。図３の場合も同
様である。
ｉ、ｉ＝１の判定は、本演算方式の説明のために便宜上
用いているもので、特別な演算処理をするものではな
い。カウンタ等の回路手段により自動的に実行され、必
要な各ステップ（Ｆ２，Ｆ１３，Ｆ１４）や必要なアド
レス（Ａ１，Ａ９）で高速に行われる。図３の場合も同
様である。
【００１３】ここで、浮動小数点演算の場合について説
明する。いま、被演算数Ｓの仮数部をＳで表し、指数部
をＰで表すと、４値論理の場合、基数が４であるから平
方根ｘは次式で示される。
明する。いま、被演算数Ｓの仮数部をＳで表し、指数部
をＰで表すと、４値論理の場合、基数が４であるから平
方根ｘは次式で示される。
【００１４】ｘ＝（Ｓ・４P ）1/2 ＝Ｓ1/2 ・２P 従って、指数部の奇数、偶数の判定は不要となる。これ
は４値論理の平方根演算の特徴である。即ち、平方根ｘ
の指数部はＰのままで良い。
は４値論理の平方根演算の特徴である。即ち、平方根ｘ
の指数部はＰのままで良い。
【００１５】いま、被演算数Ｓは正またはゼロとする。
もし、これが負であれば、ステップＦ１でエラーと判断
される。ステップＦ２でｉの値をｎとして、仮数部Ｓの
平方根を求めるのに、まず、平方根の候補値として
“３”をＸレジスタの最上位桁に入れる（ステップＦ
３）。
もし、これが負であれば、ステップＦ１でエラーと判断
される。ステップＦ２でｉの値をｎとして、仮数部Ｓの
平方根を求めるのに、まず、平方根の候補値として
“３”をＸレジスタの最上位桁に入れる（ステップＦ
３）。
【００１６】次に、Ｘ2 の演算を実行してＷとし（ステ
ップＦ４）、ＳとＷとの比較を行う（ステップＦ５）。
上記ステップＦ５でＳ≧Ｗと判断されたならば、“３”
が平方根の最上位桁になるので、平方根の次の桁の値を
求める（ステップＦ１３、Ｆ１４）。
ップＦ４）、ＳとＷとの比較を行う（ステップＦ５）。
上記ステップＦ５でＳ≧Ｗと判断されたならば、“３”
が平方根の最上位桁になるので、平方根の次の桁の値を
求める（ステップＦ１３、Ｆ１４）。
【００１７】他方、上記ステップＦ５でＳ＜Ｗと判断さ
れたならば、平方根の候補として“２”をＸレジスタに
格納し（ステップＦ６）、平方根の最上位桁が“２”で
あるか否かを判断する（ステップＦ７、Ｆ８）。上記ス
テップＦ７、Ｆ８で平方根の最上位桁が“２”であると
判断された場合には、上記同様ステップＦ１３に進んで
次の桁の値を求めるが、上記ステップＦ７、Ｆ８で平方
根の最上位桁が“２”ではないと判断された場合には、
平方根の最上桁が“１”であるか否かを判断する（ステ
ップＦ９〜Ｆ１１）。上記ステップＦ９〜Ｆ１１で平方
根の最上桁が“１”であれると判断された場合には、ス
テップＦ１３に進んで次の桁の値を求め、上記ステップ
Ｆ９〜Ｆ１１で平方根の最上桁が“１”ではないと判断
された場合には、平方根の最上位の桁の値をゼロとして
からステップＦ１３に進み次の桁の値を求める。
れたならば、平方根の候補として“２”をＸレジスタに
格納し（ステップＦ６）、平方根の最上位桁が“２”で
あるか否かを判断する（ステップＦ７、Ｆ８）。上記ス
テップＦ７、Ｆ８で平方根の最上位桁が“２”であると
判断された場合には、上記同様ステップＦ１３に進んで
次の桁の値を求めるが、上記ステップＦ７、Ｆ８で平方
根の最上位桁が“２”ではないと判断された場合には、
平方根の最上桁が“１”であるか否かを判断する（ステ
ップＦ９〜Ｆ１１）。上記ステップＦ９〜Ｆ１１で平方
根の最上桁が“１”であれると判断された場合には、ス
テップＦ１３に進んで次の桁の値を求め、上記ステップ
Ｆ９〜Ｆ１１で平方根の最上桁が“１”ではないと判断
された場合には、平方根の最上位の桁の値をゼロとして
からステップＦ１３に進み次の桁の値を求める。
【００１８】最終的にＸレジスタに得られる平方根の各
桁の値を求めるために以上の処理がｎ回実行されＸレジ
スタに平方根が求められる。この平方根演算方式を実行
すべく作成されたプログラムの一例を図２に示す。
桁の値を求めるために以上の処理がｎ回実行されＸレジ
スタに平方根が求められる。この平方根演算方式を実行
すべく作成されたプログラムの一例を図２に示す。
【００１９】図２において、Ａ0 は初期アドレスであ
り、Ａ1 ，Ａ2 ，Ａ3 ，…，Ａ9 は平方根を求める実行
アドレスをそれぞれ示している。
り、Ａ1 ，Ａ2 ，Ａ3 ，…，Ａ9 は平方根を求める実行
アドレスをそれぞれ示している。
【００２０】上記平方根演算方式は、平方根の候補値を
自乗し、各桁毎に被演算数の仮数部と大小比較を行って
平方根を求めるので、従来の平方根演算方式に比べ演算
速度が極めて速い。
自乗し、各桁毎に被演算数の仮数部と大小比較を行って
平方根を求めるので、従来の平方根演算方式に比べ演算
速度が極めて速い。
【００２１】なお、回路規模は大きくなるが、上記の平
方根演算方式を図３のフローチャート及び図４のプログ
ラムに示すような一般的演算方式に拡張することができ
る。図３及び図４に示す演算方式を実行する際には、特
願平３−３２３２０５号に記載された並列乗算器を用い
るが、この演算方式は図１及び２の演算方式と類似して
いるので説明を省略する。
方根演算方式を図３のフローチャート及び図４のプログ
ラムに示すような一般的演算方式に拡張することができ
る。図３及び図４に示す演算方式を実行する際には、特
願平３−３２３２０５号に記載された並列乗算器を用い
るが、この演算方式は図１及び２の演算方式と類似して
いるので説明を省略する。
【００２２】本実施例では、平方根を求めるのに、平方
根の各桁を“３”、“２”、“１”、“０”の順に大き
い方から候補値を求めているが、“０”、“１”、
“２”、“３”の順に小さい方から各桁の候補値を求め
てもよい。この場合については、既に実施例に示したの
と同じような手段によって実現できるので、フロ−チャ
−トやプログラム、並びに関連の回路は特に示さない。
根の各桁を“３”、“２”、“１”、“０”の順に大き
い方から候補値を求めているが、“０”、“１”、
“２”、“３”の順に小さい方から各桁の候補値を求め
てもよい。この場合については、既に実施例に示したの
と同じような手段によって実現できるので、フロ−チャ
−トやプログラム、並びに関連の回路は特に示さない。
【００２３】上記の平方根演算を実行する本発明の平方
根演算回路は、以下に詳述するように２値論理信号でも
４値論理信号でも共通に用いることができる。また、２
値論理と４値論理とを組み合わせた信号を用いることも
可能である。
根演算回路は、以下に詳述するように２値論理信号でも
４値論理信号でも共通に用いることができる。また、２
値論理と４値論理とを組み合わせた信号を用いることも
可能である。
【００２４】４値論理を用いると２値論理を用いる場合
に比べ入出力の信号数を半分にすることができる。この
ことは、特願平３−３２３２０５号に記載されている乗
算器や以下に説明する自乗演算回路及び比較器に対して
有効であり、平方根演算回路を大規模集積回路（ＬＳ
Ｉ）化した場合に内部配線を削減するのに極めて効果が
ある。
に比べ入出力の信号数を半分にすることができる。この
ことは、特願平３−３２３２０５号に記載されている乗
算器や以下に説明する自乗演算回路及び比較器に対して
有効であり、平方根演算回路を大規模集積回路（ＬＳ
Ｉ）化した場合に内部配線を削減するのに極めて効果が
ある。
【００２５】次に、上述の平方根演算を実行するために
使用される自乗演算回路（以下、Ｘ2 回路と称する）の
構成を説明する。
使用される自乗演算回路（以下、Ｘ2 回路と称する）の
構成を説明する。
【００２６】自乗（Ｘ2 ）のロジックは次の図表で示す
ことができる。ここに示す平方根演算方式は、Ｘ2 回路
を用いて平方根を求めることにある。当然のことなが
ら、特願平３−３２３２０５号に記載された乗算回路を
用いて平方根を求めることもできる。
ことができる。ここに示す平方根演算方式は、Ｘ2 回路
を用いて平方根を求めることにある。当然のことなが
ら、特願平３−３２３２０５号に記載された乗算回路を
用いて平方根を求めることもできる。
【００２７】
【表１】
【００２８】
【表２】
【００２９】図表１及び図表２において、Ｘ0 ，Ｘ
1/3 ，Ｘ2/3 ，Ｘ1 は、等値論理である（Ｘ≡０），
（Ｘ≡１／３），（Ｘ≡２／３），（Ｘ≡１）をそれぞ
れ表している。例えば、Ｘ＝０の場合、等値論理（Ｘ≡
０）、即ちＸ0 は“１”であり、他の等値論理は“０”
である。同様に、Ｃ0 ，Ｃ1/3 ，Ｃ2/3 は等値論理（Ｃ
≡０），（Ｃ≡１／３），（Ｃ≡２／３）をそれぞれ表
している。なお、図表中のブランクは０を表している。
1/3 ，Ｘ2/3 ，Ｘ1 は、等値論理である（Ｘ≡０），
（Ｘ≡１／３），（Ｘ≡２／３），（Ｘ≡１）をそれぞ
れ表している。例えば、Ｘ＝０の場合、等値論理（Ｘ≡
０）、即ちＸ0 は“１”であり、他の等値論理は“０”
である。同様に、Ｃ0 ，Ｃ1/3 ，Ｃ2/3 は等値論理（Ｃ
≡０），（Ｃ≡１／３），（Ｃ≡２／３）をそれぞれ表
している。なお、図表中のブランクは０を表している。
【００３０】図表１はＸ2 に対する論理式＜Ｚ＞、つま
り（Ｚ2，Ｚ1）を示し、図表２はキャリー出力に対する
論理式＜Ｃ＞、つまり（Ｃ2 ，Ｃ1）を示している。各
図表において、“１”は０１であり、“２”は１０であ
り、“３”は１１である。上記の論理式からＸ2 回路
は、図５に示すように構成されている。
り（Ｚ2，Ｚ1）を示し、図表２はキャリー出力に対する
論理式＜Ｃ＞、つまり（Ｃ2 ，Ｃ1）を示している。各
図表において、“１”は０１であり、“２”は１０であ
り、“３”は１１である。上記の論理式からＸ2 回路
は、図５に示すように構成されている。
【００３１】図５のＸ2 回路は、等値回路部１０、ＡＮ
Ｄ回路部１１、ＯＲ回路部１２、遅延回路１３，１４、
ＯＲゲート１５，１６によって構成されている。
Ｄ回路部１１、ＯＲ回路部１２、遅延回路１３，１４、
ＯＲゲート１５，１６によって構成されている。
【００３２】なお、並列自乗演算を行う場合は、図６に
示すようなｎ個のＸ2回路１７とｎ個の加算回路１８と
を含む並列自乗演算回路、及び図７に示すようなＸ2の
値を保持するためのシフトレジスタ（Ｗレジスタ）を使
用する。
示すようなｎ個のＸ2回路１７とｎ個の加算回路１８と
を含む並列自乗演算回路、及び図７に示すようなＸ2の
値を保持するためのシフトレジスタ（Ｗレジスタ）を使
用する。
【００３３】Ｘレジスタ、Ｗレジスタの入力回路や各ビ
ット間の接続回路の構成は、既述のフローチャートの手
順に従って実行されるので、（１→Ｘ2i，１→
Ｘ2i-1），（１→Ｘ2i，０→Ｘ2i-1），（０→Ｘ2i，１
→Ｘ2i-1），（０→Ｘ2i，０→Ｘ2i-1）等の命令を実行
するために異なってくる。
ット間の接続回路の構成は、既述のフローチャートの手
順に従って実行されるので、（１→Ｘ2i，１→
Ｘ2i-1），（１→Ｘ2i，０→Ｘ2i-1），（０→Ｘ2i，１
→Ｘ2i-1），（０→Ｘ2i，０→Ｘ2i-1）等の命令を実行
するために異なってくる。
【００３４】図５のＸ2 回路において４値論理を用いる
場合、２値信号Ｘ2i，Ｘ2i-1及びＣ2i-2，Ｃ2i-3は下記
の図表３に従って４値信号Ｘi ´及びＣi-1 ´´に変換
される。
場合、２値信号Ｘ2i，Ｘ2i-1及びＣ2i-2，Ｃ2i-3は下記
の図表３に従って４値信号Ｘi ´及びＣi-1 ´´に変換
される。
【００３５】
【表３】
【００３６】図表３を表す論理式は次式のようになる。
【００３７】
【数１】
【００３８】上記式をロジック回路にすると図８及び図
９のようになる。図８及び図９において記号∧は４値の
論理積回路を表し、記号∨は４値の論理和回路を表す。
９のようになる。図８及び図９において記号∧は４値の
論理積回路を表し、記号∨は４値の論理和回路を表す。
【００３９】図５のＸ2 回路において２値論理を用いる
場合、２値信号Ｘ2i，Ｘ2i-1及びＣ2i-2，Ｃ2i-3は図１
０及び図１１のバイナリロジック入力回路により信号Ｘ
0 i，Ｘ1/3 i ，Ｘ2/3 i ，Ｘ1 i 及びＣ0 iー1 ，Ｃ1/3
iー1 ，Ｃ2/3 iー1 に変換される。
場合、２値信号Ｘ2i，Ｘ2i-1及びＣ2i-2，Ｃ2i-3は図１
０及び図１１のバイナリロジック入力回路により信号Ｘ
0 i，Ｘ1/3 i ，Ｘ2/3 i ，Ｘ1 i 及びＣ0 iー1 ，Ｃ1/3
iー1 ，Ｃ2/3 iー1 に変換される。
【００４０】次に、図６の並列自乗演算器に用いられる
加算回路の構成を説明する。
加算回路の構成を説明する。
【００４１】この加算回路におけるロジックは特願平３
−２３３２１９号に示すものと同じであり、回路構成は
特願平３−３２３２０５号に記載されたものと同様であ
り、図１２に示すものとなる。
−２３３２１９号に示すものと同じであり、回路構成は
特願平３−３２３２０５号に記載されたものと同様であ
り、図１２に示すものとなる。
【００４２】この加算回路において、４値論理を用いる
場合、２値信号Ｚ2i，Ｚ2i-1及びＷ2i+2，Ｗ2i+1は図１
３及び図１４のロジック変換回路により４値信号Ｚi ´
及びＷi ´にそれぞれ変換される。
場合、２値信号Ｚ2i，Ｚ2i-1及びＷ2i+2，Ｗ2i+1は図１
３及び図１４のロジック変換回路により４値信号Ｚi ´
及びＷi ´にそれぞれ変換される。
【００４３】また、２値論理を用いる場合、２値信号Ｚ
2i，Ｚ2i-1及びＷ2i+2，Ｗ2i+1は図１５及び図１６のバ
イナリロジック入力回路により信号Ｚ0 i ，Ｚ1/3 i ，
Ｚ2/3 i ，Ｚ1 i 及びＷ0 i ，Ｗ1/3 i ，Ｗ2/3 i ，Ｗ
1 i にそれぞれ変換される。
2i，Ｚ2i-1及びＷ2i+2，Ｗ2i+1は図１５及び図１６のバ
イナリロジック入力回路により信号Ｚ0 i ，Ｚ1/3 i ，
Ｚ2/3 i ，Ｚ1 i 及びＷ0 i ，Ｗ1/3 i ，Ｗ2/3 i ，Ｗ
1 i にそれぞれ変換される。
【００４４】次に、平方根演算における比較演算を実行
するための比較器のロジックと該比較器の回路構成につ
いて説明する。
するための比較器のロジックと該比較器の回路構成につ
いて説明する。
【００４５】下記の図表４はＳi ＞Ｗi を、図表５はＳ
i ＝Ｗi を、図表６はＳi ＜Ｗi を満たす条件をそれぞ
れ示している。
i ＝Ｗi を、図表６はＳi ＜Ｗi を満たす条件をそれぞ
れ示している。
【００４６】
【表４】
【００４７】
【表５】
【００４８】
【表６】
【００４９】上の各図表で、Ｓ0 ，Ｓ1/3 ，Ｓ2/3 ，Ｓ
1 は、等値論理である（Ｓ≡０），（Ｓ≡１／３），
（Ｓ≡２／３），（Ｓ≡１）をそれぞれ示している。同
様に、Ｗ0 ，Ｗ1/3 ，Ｗ2/3 ，Ｗ1 は、等値論理である
（Ｗ≡０），（Ｗ≡１／３），（Ｗ≡２／３），（Ｗ≡
１）をそれぞれ示している。
1 は、等値論理である（Ｓ≡０），（Ｓ≡１／３），
（Ｓ≡２／３），（Ｓ≡１）をそれぞれ示している。同
様に、Ｗ0 ，Ｗ1/3 ，Ｗ2/3 ，Ｗ1 は、等値論理である
（Ｗ≡０），（Ｗ≡１／３），（Ｗ≡２／３），（Ｗ≡
１）をそれぞれ示している。
【００５０】以上の図表から比較器を、図１７に示すよ
うに等値回路部２０、ＡＮＤ回路部２１、ＯＲ回路部２
２から構成することができる。この回路は、Ｓ及びＷの
各桁の値の大小を比較するものであるが、ＳとＷとを比
較するにはすべての桁の値の大小をそれぞれ比較する必
要がある。この点を考慮すると、Ｓ＞Ｗを判定する回路
は図１８に、Ｓ＝Ｗを判定する回路は図１９に、Ｓ＜Ｗ
を判定する回路は図２０にそれぞれ示す回路となる。こ
れらの図において、記号○からなる部分はＯＲ回路を示
し、記号●からなる部分はＡＮＤ回路を示す。図２１に
示すタイミングで、サーチ信号Ｔ1 〜Ｔn が図１８及び
図２０の回路の各桁の大小判定結果が入力されるＡＮＤ
ゲートに供給される。
うに等値回路部２０、ＡＮＤ回路部２１、ＯＲ回路部２
２から構成することができる。この回路は、Ｓ及びＷの
各桁の値の大小を比較するものであるが、ＳとＷとを比
較するにはすべての桁の値の大小をそれぞれ比較する必
要がある。この点を考慮すると、Ｓ＞Ｗを判定する回路
は図１８に、Ｓ＝Ｗを判定する回路は図１９に、Ｓ＜Ｗ
を判定する回路は図２０にそれぞれ示す回路となる。こ
れらの図において、記号○からなる部分はＯＲ回路を示
し、記号●からなる部分はＡＮＤ回路を示す。図２１に
示すタイミングで、サーチ信号Ｔ1 〜Ｔn が図１８及び
図２０の回路の各桁の大小判定結果が入力されるＡＮＤ
ゲートに供給される。
【００５１】この比較器において、４値論理を用いる場
合、２値信号Ｓ2i，Ｓ2i-1及びＷ2i，Ｗ2i-1は図２２及
び図２３のロジック変換回路により４値信号Ｓi ´及び
Ｗi´にそれぞれ変換される。
合、２値信号Ｓ2i，Ｓ2i-1及びＷ2i，Ｗ2i-1は図２２及
び図２３のロジック変換回路により４値信号Ｓi ´及び
Ｗi´にそれぞれ変換される。
【００５２】また、２値論理を用いる場合、２値信号Ｓ
2i，Ｓ2i-1及びＷ2i，Ｗ2i-1は図２４及び図２５のバイ
ナリ入力回路により信号Ｓ0 i ，Ｓ1/3 i ，Ｓ2/3 i ，
Ｓ1 i 及びＷ0 i ，Ｗ1/3 i ，Ｗ2/3 i ，Ｗ1 i にそれ
ぞれ変換される。
2i，Ｓ2i-1及びＷ2i，Ｗ2i-1は図２４及び図２５のバイ
ナリ入力回路により信号Ｓ0 i ，Ｓ1/3 i ，Ｓ2/3 i ，
Ｓ1 i 及びＷ0 i ，Ｗ1/3 i ，Ｗ2/3 i ，Ｗ1 i にそれ
ぞれ変換される。
【００５３】本実施例の平方根の演算方式は、自乗回路
を用いるタイプ、もしくは特願平３−３２３２０５号に
記載されている乗算器を用いるタイプのいずれの場合で
も、Ｘ2 →Ｗの演算結果は、最大ｎビットタイム後に決
定されてＳ＞Ｗ判定回路のＯＲ回路に各桁毎の比較結果
が入力される。このとき、最上位桁から、サーチ信号が
供給され、“１”が立っている桁が検出されればＳ＞Ｗ
であると判定され、Ｊ 1がセットされて“１”となる。
これは、Ｓ＜Ｗの判定についても同様である。ＳとＷが
全桁について等しいとき（Ｓn ＝Ｗn ，Ｓn-1 ＝Ｗ
n-1 ，…，Ｓi ＝Ｗi ，…，Ｓ2 ＝Ｗ2 ，Ｓ1 ＝Ｗ
1 ）、Ｓ＝Ｗと判定されＪ2はセットされて“１”とな
る。
を用いるタイプ、もしくは特願平３−３２３２０５号に
記載されている乗算器を用いるタイプのいずれの場合で
も、Ｘ2 →Ｗの演算結果は、最大ｎビットタイム後に決
定されてＳ＞Ｗ判定回路のＯＲ回路に各桁毎の比較結果
が入力される。このとき、最上位桁から、サーチ信号が
供給され、“１”が立っている桁が検出されればＳ＞Ｗ
であると判定され、Ｊ 1がセットされて“１”となる。
これは、Ｓ＜Ｗの判定についても同様である。ＳとＷが
全桁について等しいとき（Ｓn ＝Ｗn ，Ｓn-1 ＝Ｗ
n-1 ，…，Ｓi ＝Ｗi ，…，Ｓ2 ＝Ｗ2 ，Ｓ1 ＝Ｗ
1 ）、Ｓ＝Ｗと判定されＪ2はセットされて“１”とな
る。
【００５４】このような判定方法によれば、減算による
ボロー出力を検出して大小を判定する従来の方法に比
べ、はるかに高速な比較判定が可能になる。
ボロー出力を検出して大小を判定する従来の方法に比
べ、はるかに高速な比較判定が可能になる。
【００５５】次に、０→Ｘ2iまたは１→Ｘ2iを実行する
回路を図２６に、０→Ｘ2i-1または１→Ｘ2i-1を実行す
る回路を図２７に示す。これらの回路に表７に応じてマ
イクロオーダ〜を供給することにより、Ｘ2i，Ｘ
2i-1の値を“０”または“１”に設定することができ
る。
回路を図２６に、０→Ｘ2i-1または１→Ｘ2i-1を実行す
る回路を図２７に示す。これらの回路に表７に応じてマ
イクロオーダ〜を供給することにより、Ｘ2i，Ｘ
2i-1の値を“０”または“１”に設定することができ
る。
【００５６】
【表７】
【００５７】図２８にＳレジスタの一構成例、図２９に
図２及び図４のプログラムを実行するためのアドレス回
路の一構成例をそれぞれ示す。同図において、Ｊ4 はｉ
＝１のときセットされる回路であり、通常の手段で実現
できるので特に図示しない。次に、図３０及び図３１を
参照して、本発明の平方根演算回路の他の演算方式を説
明する。
図２及び図４のプログラムを実行するためのアドレス回
路の一構成例をそれぞれ示す。同図において、Ｊ4 はｉ
＝１のときセットされる回路であり、通常の手段で実現
できるので特に図示しない。次に、図３０及び図３１を
参照して、本発明の平方根演算回路の他の演算方式を説
明する。
【００５８】この演算方式は、図１及び図２に示した方
式の変形例であり、図１及び図２に示した方式では所定
の桁数分ｎ桁の平方根を求めるのに対して、Ｓ＝Ｗにな
れば、平方根演算を終了させる場合を含む方式である。
式の変形例であり、図１及び図２に示した方式では所定
の桁数分ｎ桁の平方根を求めるのに対して、Ｓ＝Ｗにな
れば、平方根演算を終了させる場合を含む方式である。
【００５９】即ち、図３０に示すように、図１のフロ−
チャ−トのステップＦ５，Ｆ８，及びＦ１１のそれぞれ
をＳ＞Ｗの判断及びＳ＝Ｗの判断に分割して、Ｆ５１，
Ｆ５２，Ｆ８１，Ｆ８２，Ｆ１１１，Ｆ１１２に変形し
て、Ｓ＝Ｗになれば平方根演算を終了させるように構成
したものである。
チャ−トのステップＦ５，Ｆ８，及びＦ１１のそれぞれ
をＳ＞Ｗの判断及びＳ＝Ｗの判断に分割して、Ｆ５１，
Ｆ５２，Ｆ８１，Ｆ８２，Ｆ１１１，Ｆ１１２に変形し
て、Ｓ＝Ｗになれば平方根演算を終了させるように構成
したものである。
【００６０】図３１のプログラムに示すように、実行ア
ドレスＡ4 でＳ＝ＷのときＪ2 はセットされ、実行アド
レスＡ6 やＡ8 においても、Ｓ＝Ｗのとき、Ｊ2 はセッ
トされて、初期アドレスＡ0 がそれぞれ次の番地となっ
て平方根演算が終了する。
ドレスＡ4 でＳ＝ＷのときＪ2 はセットされ、実行アド
レスＡ6 やＡ8 においても、Ｓ＝Ｗのとき、Ｊ2 はセッ
トされて、初期アドレスＡ0 がそれぞれ次の番地となっ
て平方根演算が終了する。
【００６１】図３２は、本演算方式によるアドレス回路
の一構成例を示す。
の一構成例を示す。
【００６２】次に、図３３及び図３４を参照して、本発
明の平方根演算回路の他の演算方式を説明する。
明の平方根演算回路の他の演算方式を説明する。
【００６３】この演算方式は、図３及び図４に示した方
式の変形例であり、図３及び図４に示した方式では並列
乗算器を用いて所定の桁数分ｎ桁の平方根を求めるのに
対して、Ｓ＝Ｗになれば、平方根演算を終了させる場合
を含む方式である。
式の変形例であり、図３及び図４に示した方式では並列
乗算器を用いて所定の桁数分ｎ桁の平方根を求めるのに
対して、Ｓ＝Ｗになれば、平方根演算を終了させる場合
を含む方式である。
【００６４】即ち、図３３に示すように、図３のフロ−
チャ−トのステップＧ５，Ｇ８，及びＧ１１のそれぞれ
をＳ＞Ｗの判断及びＳ＝Ｗの判断に分割して、Ｇ５１，
Ｇ５２，Ｇ８１，Ｇ８２，Ｇ１１１，Ｇ１１２に変形し
て、Ｓ＝Ｗになれば平方根演算を終了させるように構成
したものである。
チャ−トのステップＧ５，Ｇ８，及びＧ１１のそれぞれ
をＳ＞Ｗの判断及びＳ＝Ｗの判断に分割して、Ｇ５１，
Ｇ５２，Ｇ８１，Ｇ８２，Ｇ１１１，Ｇ１１２に変形し
て、Ｓ＝Ｗになれば平方根演算を終了させるように構成
したものである。
【００６５】図３４のプログラムに示すように、実行ア
ドレスＡ4 でＳ＝ＷのときＪ2 はセットされ、実行アド
レスＡ6 やＡ8 においても、Ｓ＝Ｗのとき、Ｊ2 はセッ
トされて、初期アドレスＡ0 がそれぞれ次の番地となっ
て平方根演算が終了する。
ドレスＡ4 でＳ＝ＷのときＪ2 はセットされ、実行アド
レスＡ6 やＡ8 においても、Ｓ＝Ｗのとき、Ｊ2 はセッ
トされて、初期アドレスＡ0 がそれぞれ次の番地となっ
て平方根演算が終了する。
【００６６】本演算方式によるアドレス回路としては、
図３２に示すアドレス回路を用いることができる。
図３２に示すアドレス回路を用いることができる。
【００６７】本発明の平方根演算回路の演算時間につい
て、以下に考察する。
て、以下に考察する。
【００６８】ｎビットからなる被演算数の平方根の演算
では、一回の自乗または乗算にｎビットタイムかかる。
一桁当たりの平方根を求めるのに最大３回の自乗演算ま
たは乗算を要するが、０→Ｘ2i，０→Ｘ2i-1，（または
０→Ｘ2i，Ｙ2i，０→Ｘ2i-1，Ｙ2i-1）のときも自乗や
乗算を行うものとして、近似的に４回を最大とすると、
自乗または乗算時間は４ｎビットタイムとなる。これを
ｎ／２回、つまりｎ／２桁分繰り返すので、平方根を求
めるのに最大２ｎ2 掛かることになる。
では、一回の自乗または乗算にｎビットタイムかかる。
一桁当たりの平方根を求めるのに最大３回の自乗演算ま
たは乗算を要するが、０→Ｘ2i，０→Ｘ2i-1，（または
０→Ｘ2i，Ｙ2i，０→Ｘ2i-1，Ｙ2i-1）のときも自乗や
乗算を行うものとして、近似的に４回を最大とすると、
自乗または乗算時間は４ｎビットタイムとなる。これを
ｎ／２回、つまりｎ／２桁分繰り返すので、平方根を求
めるのに最大２ｎ2 掛かることになる。
【００６９】本発明の演算方式を全ビットバイナリの平
方根演算に用いたときは、近似的に最大２回の演算を行
うものとして２ｎ×２×ｎとなり、４ｎ2 ビットタイム
かかることになる。つまり、近似的な最大ビットタイム
を半分にすることができる。言い換えると演算速度を２
倍にすることができる。このことは、物理的なクロック
周波数を半分にしても演算速度は変わらないことを意味
する。
方根演算に用いたときは、近似的に最大２回の演算を行
うものとして２ｎ×２×ｎとなり、４ｎ2 ビットタイム
かかることになる。つまり、近似的な最大ビットタイム
を半分にすることができる。言い換えると演算速度を２
倍にすることができる。このことは、物理的なクロック
周波数を半分にしても演算速度は変わらないことを意味
する。
【００７０】これを拡張して考えると、平方根の演算時
間は、図３５のグラフに示すようになる。このグラフか
ら分かるように、実用的見地からは、４値論理を用いた
ときに最高の平方根演算速度が得られる。
間は、図３５のグラフに示すようになる。このグラフか
ら分かるように、実用的見地からは、４値論理を用いた
ときに最高の平方根演算速度が得られる。
【００７１】なお、ここに示された平方根の演算方式
は、特願平３−３２３２０５号に記載されているものと
同様の直列演算方式にすることもできる。
は、特願平３−３２３２０５号に記載されているものと
同様の直列演算方式にすることもできる。
【００７２】
【発明の効果】本発明の平方根演算回路は、４値論理ま
たは４値論理に変換された２値論理の入力信号の平方根
の候補値の自乗を求める手段と、入力信号と候補値の自
乗とを各桁毎に比較する手段とを備えているので、最初
に大きさの異なる桁を検出した時点で入力信号と候補値
の自乗との大小を決定でき、その結果、平方根演算を極
めて高速で行うことができると共に、２値信号及び４値
信号の両方に共用できるという効果を有する。
たは４値論理に変換された２値論理の入力信号の平方根
の候補値の自乗を求める手段と、入力信号と候補値の自
乗とを各桁毎に比較する手段とを備えているので、最初
に大きさの異なる桁を検出した時点で入力信号と候補値
の自乗との大小を決定でき、その結果、平方根演算を極
めて高速で行うことができると共に、２値信号及び４値
信号の両方に共用できるという効果を有する。
【図１】本発明の自乗型平方根演算回路の動作を示すフ
ローチャートである。
ローチャートである。
【図２】図１のフローチャートを実行するプログラムで
ある。
ある。
【図３】本発明の乗算型平方根演算回路の動作を示すフ
ローチャートである。
ローチャートである。
【図４】図３のフローチャートを実行するプログラムで
ある。
ある。
【図５】自乗回路の回路図である。
【図６】並列自乗演算回路を用いた本発明の平方根演算
回路の回路図である。
回路の回路図である。
【図７】図６の回路に接続されるレジスタの回路図であ
る。
る。
【図８】自乗回路に４値論理を用いる場合に使用される
ロジック変換回路である。
ロジック変換回路である。
【図９】自乗回路に４値論理を用いる場合に使用される
ロジック変換回路である。
ロジック変換回路である。
【図１０】自乗回路に２値論理を用いる場合に使用され
るバイナリ入力回路である。
るバイナリ入力回路である。
【図１１】自乗回路に２値論理を用いる場合に使用され
るバイナリ入力回路である。
るバイナリ入力回路である。
【図１２】図６の平方根演算回路に用いられる加算回路
の回路図である。
の回路図である。
【図１３】加算回路に４値論理を用いる場合に使用され
るロジック変換回路である。
るロジック変換回路である。
【図１４】加算回路に４値論理を用いる場合に使用され
るロジック変換回路である。
るロジック変換回路である。
【図１５】加算回路に２値論理を用いる場合に使用され
るバイナリ入力回路である。
るバイナリ入力回路である。
【図１６】加算回路に２値論理を用いる場合に使用され
るバイナリ入力回路である。
るバイナリ入力回路である。
【図１７】平方根演算回路に使用される比較器の回路図
である。
である。
【図１８】比較器のＳ＞Ｗ判定回路の回路図である。
【図１９】比較器のＳ＝Ｗ判定回路の回路図である。
【図２０】比較器のＳ＜Ｗ判定回路の回路図である。
【図２１】Ｓ＞Ｗ判定回路，Ｓ＜Ｗ判定回路に供給され
るサーチ信号の波形図である。
るサーチ信号の波形図である。
【図２２】比較器に４値論理を用いる場合に使用される
ロジック変換回路である。
ロジック変換回路である。
【図２３】比較器に４値論理を用いる場合に使用される
ロジック変換回路である。
ロジック変換回路である。
【図２４】比較器に２値論理を用いる場合に使用される
バイナリ入力回路である。
バイナリ入力回路である。
【図２５】比較器に２値論理を用いる場合に使用される
バイナリ入力回路である。
バイナリ入力回路である。
【図２６】平方根演算回路に使用される０→Ｘ2i，１→
Ｘ2i回路の回路図である。
Ｘ2i回路の回路図である。
【図２７】平方根演算回路に使用される０→Ｘ2i-1，１
→Ｘ2i-1回路の回路図である。
→Ｘ2i-1回路の回路図である。
【図２８】平方根演算回路に使用されるＳレジスタの回
路図である。
路図である。
【図２９】図２または図４の平方根演算プログラム用の
アドレス回路である。
アドレス回路である。
【図３０】本発明の自乗型平方根演算回路の動作を示す
フローチャートである。
フローチャートである。
【図３１】図３０のフローチャートを実行するプログラ
ムである。
ムである。
【図３２】図３１または図３４の平方根演算プログラム
用のアドレス回路である。
用のアドレス回路である。
【図３３】本発明の乗算型平方根演算回路の動作を示す
フローチャートである。
フローチャートである。
【図３４】図３３のフローチャートを実行するプログラ
ムである。
ムである。
【図３５】本発明の平方根演算回路と従来の平方根演算
回路の演算時間を対比して説明するためのグラフであ
る。
回路の演算時間を対比して説明するためのグラフであ
る。
１０，２０ 等値回路部 １１，２１ ＡＮＤ回路部 １２，２２ ＯＲ回路部 １３，１４ 遅延回路 １５，１６ ＯＲ回路 １７ 自乗回路 １８ 加算回路
Claims (1)
- 【請求項１】 ４値論理または４値論理に変換された２
値論理の入力信号の平方根の候補値の自乗を求める手段
と、前記入力信号と前記候補値の自乗とを各桁毎に比較
する手段とを備えていることを特徴とする平方根演算回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5026339A JP2792803B2 (ja) | 1992-03-18 | 1993-02-16 | 平方根演算回路 |
| US08/031,996 US5297072A (en) | 1992-03-18 | 1993-03-16 | Square-root operating circuit adapted to perform a square-root at high speed and apply to both of binary signal and quadruple signal |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6245192 | 1992-03-18 | ||
| JP4-62451 | 1992-03-18 | ||
| JP5026339A JP2792803B2 (ja) | 1992-03-18 | 1993-02-16 | 平方根演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05324276A JPH05324276A (ja) | 1993-12-07 |
| JP2792803B2 true JP2792803B2 (ja) | 1998-09-03 |
Family
ID=13200586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5026339A Expired - Fee Related JP2792803B2 (ja) | 1992-03-18 | 1993-02-16 | 平方根演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2792803B2 (ja) |
-
1993
- 1993-02-16 JP JP5026339A patent/JP2792803B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05324276A (ja) | 1993-12-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090619 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |