JPH0727456B2 - 浮動小数点演算装置 - Google Patents
浮動小数点演算装置Info
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- JPH0727456B2 JPH0727456B2 JP1299887A JP29988789A JPH0727456B2 JP H0727456 B2 JPH0727456 B2 JP H0727456B2 JP 1299887 A JP1299887 A JP 1299887A JP 29988789 A JP29988789 A JP 29988789A JP H0727456 B2 JPH0727456 B2 JP H0727456B2
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、一般にデータ処理に関し、より詳しくはＡ×
Ｂ＋Ｃ型の３元演算を浮動小数点数演算機構で実行する
改良された装置に関する。
Ｂ＋Ｃ型の３元演算を浮動小数点数演算機構で実行する
改良された装置に関する。
B.従来の技術 浮動小数点数計算の処理は、最新式コンピュータ演算に
とって重要である。経験によれば、汎用演算処理装置は
浮動小数点数の計算にあまり適していず、その結果、数
値中心の計算を扱うために、専用の浮動小数点数演算機
構（FPU）や演算処理装置が開発されている。
とって重要である。経験によれば、汎用演算処理装置は
浮動小数点数の計算にあまり適していず、その結果、数
値中心の計算を扱うために、専用の浮動小数点数演算機
構（FPU）や演算処理装置が開発されている。
浮動小数点数演算用ハードウェアの潜在的ユーザは、デ
スクトップ・マイクロコンピュータから、信号処理シス
テムや並列処理システム、さらには大型メインフレーム
にまで及んでいる。
スクトップ・マイクロコンピュータから、信号処理シス
テムや並列処理システム、さらには大型メインフレーム
にまで及んでいる。
浮動小数点数に対して加算、減算、乗算、除算など種々
の演算を行なうのに、浮動小数点数演算機構が必要とな
ることがある。浮動小数点用ハードウェアの中には、超
越関数などその他の算術演算を支援する組込み機構を備
えているものもある。
の演算を行なうのに、浮動小数点数演算機構が必要とな
ることがある。浮動小数点用ハードウェアの中には、超
越関数などその他の算術演算を支援する組込み機構を備
えているものもある。
浮動小数点数演算処理装置がその機能を実行する速度を
最大にすることは常に有用であるので、性能利得を得る
ために用いられる既知の１つの方法は、特定の浮動小数
点機能を実行する専用ハードウェアを設けることであ
る。たとえば、算術関数のある種の組合せは、計算中で
規則的に発生する。本発明は、Ａ×Ｂ＋Ｃ型の数式の計
算に最適な、浮動小数点数演算処理装置で使用される装
置を対象としている。様々な重要な数学的概念には、た
とえば、 の形の内積やＡ×3＋Ｂ×2＋Cx＋Ｄ＝Ｄ＋ｘ（Ｃ＋ｘ
（Ｂ＋Ax））というホーナー法など、この種の計算が含
まれる。
最大にすることは常に有用であるので、性能利得を得る
ために用いられる既知の１つの方法は、特定の浮動小数
点機能を実行する専用ハードウェアを設けることであ
る。たとえば、算術関数のある種の組合せは、計算中で
規則的に発生する。本発明は、Ａ×Ｂ＋Ｃ型の数式の計
算に最適な、浮動小数点数演算処理装置で使用される装
置を対象としている。様々な重要な数学的概念には、た
とえば、 の形の内積やＡ×3＋Ｂ×2＋Cx＋Ｄ＝Ｄ＋ｘ（Ｃ＋ｘ
（Ｂ＋Ax））というホーナー法など、この種の計算が含
まれる。
多くの浮動小数点用ハードウェア機構は、VLSI（超大規
模集積回路）を用いて実現され、VLSI浮動小数点数演算
機構の設計者は、特定の機能が占める空間の大きさ、及
び演算速度を最大にすることによる浮動小数点数演算機
構の性能の最適化も考慮しなければならないことが多
い。従来の浮動小数点数演算機構の設計では、乗算と加
算に別々のハードウェア機構を使用し、また乗加算（Ａ
×Ｂ＋Ｃ）演算が頻繁に必要となるときは、上記の２つ
の機構を接続する方法を使用してきた。高速乗算には、
IEEE Transactions on Computers、EC−13、1964年２
月、pp.14〜17に所載の、C.S.ウォ−レス（Wallace）の
論文「高速乗算機構に関する提言（A Suggestion for a
fast multiplier）」に示されているような高速加算機
構がその最終段階で必要である。
模集積回路）を用いて実現され、VLSI浮動小数点数演算
機構の設計者は、特定の機能が占める空間の大きさ、及
び演算速度を最大にすることによる浮動小数点数演算機
構の性能の最適化も考慮しなければならないことが多
い。従来の浮動小数点数演算機構の設計では、乗算と加
算に別々のハードウェア機構を使用し、また乗加算（Ａ
×Ｂ＋Ｃ）演算が頻繁に必要となるときは、上記の２つ
の機構を接続する方法を使用してきた。高速乗算には、
IEEE Transactions on Computers、EC−13、1964年２
月、pp.14〜17に所載の、C.S.ウォ−レス（Wallace）の
論文「高速乗算機構に関する提言（A Suggestion for a
fast multiplier）」に示されているような高速加算機
構がその最終段階で必要である。
高性能設計のためには、（Ａ×Ｂ＋Ｃ）を実行するハー
ドウェアは下記のものを必要とする。
ドウェアは下記のものを必要とする。
・２個の加算機構（乗算用に１個と加算用に１個） ・２個の丸め処理機構（乗算用に１個と加算用に１個） ・４個の入力ポート（乗算用に２個と加算用に２個） ・２個の出力ポート（乗算用に１個と加算用に１個） ・２個の命令（乗算用に１個と加算用に１個） 本発明は、乗法演算子と加法演算子を組み合わせること
により必要な要素を減少させるものである。
により必要な要素を減少させるものである。
C.発明が解決しようとする課題 したがって、本発明の目的は、Ａ×Ｂ＋Ｃ（Ａ、Ｂ、Ｃ
は浮動小数点数）の演算を行なえる単一ハードウェア構
造を提供することである。
は浮動小数点数）の演算を行なえる単一ハードウェア構
造を提供することである。
もう一つの目的は、入力からＡ×Ｂ＋Ｃ演算の結果まで
の遅延を最小にすることである。
の遅延を最小にすることである。
もう一つの目的は、１回の丸め演算を行なうことによ
り、Ａ×Ｂ＋Ｃ演算の精度を上げることにある。
り、Ａ×Ｂ＋Ｃ演算の精度を上げることにある。
もう一つの目的は、Ａ×Ｂ＋Ｃ演算を行なうのに１つの
機構だけで済ませることにより、必要なハードウェアを
減らすことである。
機構だけで済ませることにより、必要なハードウェアを
減らすことである。
もう一つの目的は、Ａ×Ｂ＋Ｃ演算用の３つの入力ポー
トと１つの出力ポートを備えた単一の機構を作成するこ
とにより、入力／出力ポートが少なくなった機構を提供
することである。
トと１つの出力ポートを備えた単一の機構を作成するこ
とにより、入力／出力ポートが少なくなった機構を提供
することである。
もう一つの目的は、Ａ×Ｂ＋Ｃ演算を表現するための３
つの入力オペランドと１つの出力オペランドを備えた機
構を作成することにより、命令要件が減少した機構を提
供することである。
つの入力オペランドと１つの出力オペランドを備えた機
構を作成することにより、命令要件が減少した機構を提
供することである。
D.課題を解決するための手段 本発明の目的及び特徴を説明する好ましいが例示的な実
施例によれば、Ａ×Ｂ＋Ｃ型の浮動小数点数演算を実行
するための新しい装置と方法が提供される。ＡとＢの乗
算を実行し、それと同時に加数Ｃを加算のために桁合せ
させる。
施例によれば、Ａ×Ｂ＋Ｃ型の浮動小数点数演算を実行
するための新しい装置と方法が提供される。ＡとＢの乗
算を実行し、それと同時に加数Ｃを加算のために桁合せ
させる。
結果Ａ×Ｂ＋Ｃ（Ａ、Ｂ、Ｃは浮動小数点数）を生成す
る単一の浮動小数点数演算機構が提供される。オペラン
ドＣは、乗算の開始段階と並行してシフトされる。結果
は、１回の加算と正規化によって生成され、ハードウェ
ア、遅延、及び丸めの誤差が減少する。
る単一の浮動小数点数演算機構が提供される。オペラン
ドＣは、乗算の開始段階と並行してシフトされる。結果
は、１回の加算と正規化によって生成され、ハードウェ
ア、遅延、及び丸めの誤差が減少する。
E.実施例 本発明は、Ａ×Ｂ＋Ｃ型の高速かつ正確な浮動小数点数
算術演算を実行する装置を提供する。
算術演算を実行する装置を提供する。
浮動小数点数は、符号付き仮数に基数の整数べきをかけ
た形をとる。すなわち、10進表記法では、数101.32は0.
10132×103と書かれ、３が指数、0.10132が仮数であ
る。この例で、数の基数または基底は10である。浮動小
数点数表記法は、またその他の基底を用いた数にも使用
でき、高速ディジタル・コンピュータの場合には、浮動
小数点数は２進表示である。したがって、101.011の形
の２進数は、0.101011×２3の形の浮動小数点数として
書くことができ、その仮数は0.101011、指数は３、基数
または基底は２であり、点は10進小数点でなく２進小数
点と呼ばれる。もちろん、ディジタル・コンピュータで
は、指数３は２進数11となる。
た形をとる。すなわち、10進表記法では、数101.32は0.
10132×103と書かれ、３が指数、0.10132が仮数であ
る。この例で、数の基数または基底は10である。浮動小
数点数表記法は、またその他の基底を用いた数にも使用
でき、高速ディジタル・コンピュータの場合には、浮動
小数点数は２進表示である。したがって、101.011の形
の２進数は、0.101011×２3の形の浮動小数点数として
書くことができ、その仮数は0.101011、指数は３、基数
または基底は２であり、点は10進小数点でなく２進小数
点と呼ばれる。もちろん、ディジタル・コンピュータで
は、指数３は２進数11となる。
２進浮動小数点数の加算を行なう場合、加算を正しく行
なうには、両方の数を２進小数点に関して桁合せさせな
ければならないことが分かる。加算を実行する場合、加
え合わせる両方の数が同じ指数をもたなければならな
い。その後は、仮数をそのまま加えることができる。
なうには、両方の数を２進小数点に関して桁合せさせな
ければならないことが分かる。加算を実行する場合、加
え合わせる両方の数が同じ指数をもたなければならな
い。その後は、仮数をそのまま加えることができる。
乗算では、いくつかの既知の技法のどれかを使って仮数
を掛け合わせ、指数を加え合わせる。それぞれＭビット
幅及びＮビット幅の仮数を有するＡとＢを掛け合わせる
場合、結果の最大長がＭ＋Ｎであることは明らかであ
る。指数は両方の指数の加算によって生じる大きさにな
る。また、Ａ×Ｂの結果に加えようとする数Ｃがこの結
果と同じ指数を持たない可能性が大きく、したがってＡ
×Ｂの結果と正しく桁合せされるように数Ｃをシフトし
なければならないことは明らかである。
を掛け合わせ、指数を加え合わせる。それぞれＭビット
幅及びＮビット幅の仮数を有するＡとＢを掛け合わせる
場合、結果の最大長がＭ＋Ｎであることは明らかであ
る。指数は両方の指数の加算によって生じる大きさにな
る。また、Ａ×Ｂの結果に加えようとする数Ｃがこの結
果と同じ指数を持たない可能性が大きく、したがってＡ
×Ｂの結果と正しく桁合せされるように数Ｃをシフトし
なければならないことは明らかである。
本発明は、Ａ×Ｂ＋Ｃ型の演算を行なうものである。単
純な乗算Ａ×ＢはＣ＝０とおくことによって実行でき、
Ａ＋Ｃという単純な加算はＢ（またはＡ）＝１とおくこ
とによって実行できるので、このような機構は、論理演
算機構（ALU）の基礎として使用できることが理解でき
るはずである。
純な乗算Ａ×ＢはＣ＝０とおくことによって実行でき、
Ａ＋Ｃという単純な加算はＢ（またはＡ）＝１とおくこ
とによって実行できるので、このような機構は、論理演
算機構（ALU）の基礎として使用できることが理解でき
るはずである。
Ａ×Ｂ＋Ｃ（Ａ、Ｂ、Ｃはｍビットの仮数とｅビットの
指数をもつ浮動小数点数）の演算を考える。本発明で
は、Ｃオペランドは、ＣオペランドをＡの指数＋Ｂの指
数−Ｃの指数に等しいビット数だけシフトすることによ
り、ＡとＢの浮動小数点積と桁合せされる。本発明で
は、この動作は、乗算で必要なビット生成・圧縮と並行
して行なうことができる。部分乗数を使って、和がＡ×
Ｂの結果に等しい２つの加数を得る。これらの加数、す
なわち部分積は、Ｃオペランドのシフトと並行して求め
られる。
指数をもつ浮動小数点数）の演算を考える。本発明で
は、Ｃオペランドは、ＣオペランドをＡの指数＋Ｂの指
数−Ｃの指数に等しいビット数だけシフトすることによ
り、ＡとＢの浮動小数点積と桁合せされる。本発明で
は、この動作は、乗算で必要なビット生成・圧縮と並行
して行なうことができる。部分乗数を使って、和がＡ×
Ｂの結果に等しい２つの加数を得る。これらの加数、す
なわち部分積は、Ｃオペランドのシフトと並行して求め
られる。
部分積を、最終積を得るために加え合わさなければなら
ない２つの数に簡約するために、乗算に、少なくともlo
g（ｍ）（ただし、ｍは入力ワードのビット数）の時間
がかかることは周知である。この乗算時間中にＣ項をＡ
×Ｂ演算の積と桁合せさせることにより、加算は乗算に
ほとんど遅延を追加しない。Ｃ項を桁合せし簡約した
後、この２つの項の最終加算を行なわなければならな
い。Ｃの指数がＡとＢの指数の和よりも小さく、かつそ
の差が2mよりも大きい場合は、Ｃの結果は、ＡとＢの乗
算におけるビットよりも桁が小さい。したがって、Ｃの
ビットは、Ａ×Ｂの範囲から「シフトアウトされ」、積
に使用されない。Ａ×Ｂ＋Ｃの演算で、Ｃの指数がＡと
Ｂの指数の和よりも大きいが、その差がわずかな（ｍ未
満の）値の場合には、乗算の完成に必要な加算からオー
バーフローが生じる可能性がある。このオーバーフロー
は、繰上げのある場合に入力を増分する加算機構として
機能する増分機構中のＣシフト機構のオーバーフロー範
囲に加えなければならない。
ない２つの数に簡約するために、乗算に、少なくともlo
g（ｍ）（ただし、ｍは入力ワードのビット数）の時間
がかかることは周知である。この乗算時間中にＣ項をＡ
×Ｂ演算の積と桁合せさせることにより、加算は乗算に
ほとんど遅延を追加しない。Ｃ項を桁合せし簡約した
後、この２つの項の最終加算を行なわなければならな
い。Ｃの指数がＡとＢの指数の和よりも小さく、かつそ
の差が2mよりも大きい場合は、Ｃの結果は、ＡとＢの乗
算におけるビットよりも桁が小さい。したがって、Ｃの
ビットは、Ａ×Ｂの範囲から「シフトアウトされ」、積
に使用されない。Ａ×Ｂ＋Ｃの演算で、Ｃの指数がＡと
Ｂの指数の和よりも大きいが、その差がわずかな（ｍ未
満の）値の場合には、乗算の完成に必要な加算からオー
バーフローが生じる可能性がある。このオーバーフロー
は、繰上げのある場合に入力を増分する加算機構として
機能する増分機構中のＣシフト機構のオーバーフロー範
囲に加えなければならない。
Ｃの指数がＡの指数とＢの指数の和よりもｍ＋１以上大
きい場合、乗加算演算の結果はＣである。Ｃの指数がＡ
とＢの指数の和よりも大きく、かつその差が2mよりも大
きい場合は、乗加算演算の結果はＣである。指数の差が
3mを越える場合は、結果はＣ（Ｃの指数の方が大きい場
合）またはＡ×Ｂとなる。したがって、（乗算に必要
な）2mビットの加算機構及び（オーバーフロー範囲に必
要な）ｍビットの増分機構を使って、最終結果を生成し
なければならない。次いで、先行ゼロを除去し、最大の
精度をあげるため、3mの結果を正規化し丸めなければな
らない。
きい場合、乗加算演算の結果はＣである。Ｃの指数がＡ
とＢの指数の和よりも大きく、かつその差が2mよりも大
きい場合は、乗加算演算の結果はＣである。指数の差が
3mを越える場合は、結果はＣ（Ｃの指数の方が大きい場
合）またはＡ×Ｂとなる。したがって、（乗算に必要
な）2mビットの加算機構及び（オーバーフロー範囲に必
要な）ｍビットの増分機構を使って、最終結果を生成し
なければならない。次いで、先行ゼロを除去し、最大の
精度をあげるため、3mの結果を正規化し丸めなければな
らない。
次に、本発明の好ましい実施例の構成図を示す第１図を
参照する。指数演算機構10は、３つの指数EXP（Ａ）、E
XP（Ｂ）、EXP（Ｃ）を受け取る。指数演算機構10の主
要機能は、EXP（Ａ）＋EXP（Ｂ）−EXP（Ｃ）の値を求
めることであり、これは加算機構によって行なわれる。
指数演算機構10は、符号付き数の処理などに関連する追
加機能を有する。本発明は、符号ビットを有する符号付
き数を使用することを意図するものである。ただし、０
の符号ビットは正数を示し、１の符号ビットは負数を示
す。符号ビットは、数の内部でのその使用が首尾一貫し
ている限り、様々な場所に置くことができる。最も普通
のシステムでは、符号ビットは最上位ビットの位置を占
める。
参照する。指数演算機構10は、３つの指数EXP（Ａ）、E
XP（Ｂ）、EXP（Ｃ）を受け取る。指数演算機構10の主
要機能は、EXP（Ａ）＋EXP（Ｂ）−EXP（Ｃ）の値を求
めることであり、これは加算機構によって行なわれる。
指数演算機構10は、符号付き数の処理などに関連する追
加機能を有する。本発明は、符号ビットを有する符号付
き数を使用することを意図するものである。ただし、０
の符号ビットは正数を示し、１の符号ビットは負数を示
す。符号ビットは、数の内部でのその使用が首尾一貫し
ている限り、様々な場所に置くことができる。最も普通
のシステムでは、符号ビットは最上位ビットの位置を占
める。
符号付き数は、それ自体の補数形に変換すると、ディジ
タル回路で容易に処理できる。本発明では、Ａ、Ｂ、Ｃ
の符号が指数演算機構10中で比較される。Ｃの符号がＡ
×Ｂの結果と異なっていると比較機構11で判定された場
合、シフト機構14の出力は（オーバーフローも含め
て）、補数化機構15によって１の補数の形に補数化され
る。補数化機構15は、第２図に示すように構成すること
ができ、排他的ORゲート40及び41を含んでいる。当業者
にとって明白なように、排他的ORゲートの数は、システ
ム中で使用される２進数のビット数に依存する。補数信
号を端子15Aで受け取ったときは常に、DATA INが補数化
され、DATA OUTとして供給される。
タル回路で容易に処理できる。本発明では、Ａ、Ｂ、Ｃ
の符号が指数演算機構10中で比較される。Ｃの符号がＡ
×Ｂの結果と異なっていると比較機構11で判定された場
合、シフト機構14の出力は（オーバーフローも含め
て）、補数化機構15によって１の補数の形に補数化され
る。補数化機構15は、第２図に示すように構成すること
ができ、排他的ORゲート40及び41を含んでいる。当業者
にとって明白なように、排他的ORゲートの数は、システ
ム中で使用される２進数のビット数に依存する。補数信
号を端子15Aで受け取ったときは常に、DATA INが補数化
され、DATA OUTとして供給される。
それぞれMAN（Ａ）及びMAN（Ｂ）で表わされる、Ａ及び
Ｂの仮数を部分乗算機構12が受け取る。部分乗算機構12
の動作についてはさらにあとで説明する。部分乗算機構
12は、ＡとＢを掛け合わせるが、和がＡ×Ｂである２つ
の加数から構成される部分積だけを与える。
Ｂの仮数を部分乗算機構12が受け取る。部分乗算機構12
の動作についてはさらにあとで説明する。部分乗算機構
12は、ＡとＢを掛け合わせるが、和がＡ×Ｂである２つ
の加数から構成される部分積だけを与える。
MAN（Ｃ）で表わされるオペランドＣの仮数は、シフト
機構14に供給される。シフト機構14は、通常のシフト機
構の方式で動作して、ＣをEXP（Ａ）＋EXP（Ｂ）−EXP
（Ｃ）の計算から求められる量だけ右へシフトする。こ
の値がシフト機構14の入力側14Aに供給され、シフト機
構がその入力MAN（Ｃ）を左へシフトする量を制御す
る。C chiftedで表わされるMAN（Ｃ）のシフトされた出
力が、部分乗算機構12からの部分積と共に、繰上げ／保
管加算機構16に供給される。負のシフト演算（EXP
（Ａ）＋EXP（Ｂ）−EXP（Ｃ））からのオーバーフロー
がある場合は、左シフトが行なわれる。ＣがＡ及びＢよ
り桁が高い、すなわちEXP（Ｃ）＞EXP（Ａ）＋EXP
（Ｂ）のときは常に、オーバーフローが生じることに留
意されたい。
機構14に供給される。シフト機構14は、通常のシフト機
構の方式で動作して、ＣをEXP（Ａ）＋EXP（Ｂ）−EXP
（Ｃ）の計算から求められる量だけ右へシフトする。こ
の値がシフト機構14の入力側14Aに供給され、シフト機
構がその入力MAN（Ｃ）を左へシフトする量を制御す
る。C chiftedで表わされるMAN（Ｃ）のシフトされた出
力が、部分乗算機構12からの部分積と共に、繰上げ／保
管加算機構16に供給される。負のシフト演算（EXP
（Ａ）＋EXP（Ｂ）−EXP（Ｃ））からのオーバーフロー
がある場合は、左シフトが行なわれる。ＣがＡ及びＢよ
り桁が高い、すなわちEXP（Ｃ）＞EXP（Ａ）＋EXP
（Ｂ）のときは常に、オーバーフローが生じることに留
意されたい。
繰上げ／保管加算機構16は、３つの入力と２つの出力を
もつ、当技術分野で周知の通常の繰上げ／保管加算機構
である。２つの出力とは和及び繰上げ出力であり、それ
ぞれＳ及びＣで表わされる。
もつ、当技術分野で周知の通常の繰上げ／保管加算機構
である。２つの出力とは和及び繰上げ出力であり、それ
ぞれＳ及びＣで表わされる。
繰上げ／保管加算機構16のＣ出力及びＳ出力は全加算機
構18に供給される。全加算機構18は、繰上げ／保管加算
機構16からのＣとＳの２つの結果を加え合わせる、当技
術分野で周知の通常の加算機構である。全加算機構18は
また、キャリー・イン（下位からの繰上り）を受け取る
キャリー・イン（CI）入力ポート、及び加法演算の結果
実際にキャリー・アウト（上位への繰上げ）が生じる場
合にキャリー・アウトを出すキャリー・アウト（CO）出
力ポートを備えている。
構18に供給される。全加算機構18は、繰上げ／保管加算
機構16からのＣとＳの２つの結果を加え合わせる、当技
術分野で周知の通常の加算機構である。全加算機構18は
また、キャリー・イン（下位からの繰上り）を受け取る
キャリー・イン（CI）入力ポート、及び加法演算の結果
実際にキャリー・アウト（上位への繰上げ）が生じる場
合にキャリー・アウトを出すキャリー・アウト（CO）出
力ポートを備えている。
比較機構11からの信号も、リード線17を介して増分機構
20に１の補数符号として供給され、第１ビット位置に置
かれる。次いで、この信号は、増分機構20による増分の
結果に応じて、最終的に補数化機構22の端子22Aに転送
され、必要に応じて、補数化機構22での補数化をオンに
したりオフにしたりする。
20に１の補数符号として供給され、第１ビット位置に置
かれる。次いで、この信号は、増分機構20による増分の
結果に応じて、最終的に補数化機構22の端子22Aに転送
され、必要に応じて、補数化機構22での補数化をオンに
したりオフにしたりする。
CIは増分機構20から受け取られる。増分機構20はシフト
演算機構14からオーバーフローを受け取る。増分機構20
は、１つの入力をゼロに設定すると、加算機構として機
能する。すなわち、全加算機構18からのCOがあり、この
COが加算機構20のキャリー・イン（CI）入力ポートに供
給される場合に、シフト機構14からのオーバーフローを
増分する働きをする。増分機構20での増分の結果がキャ
リー・アウト（CO）をもたらす場合には、このCOが全加
算機構18の上記CI入力ポートに供給される。増分された
出力は20Aに供給される。
演算機構14からオーバーフローを受け取る。増分機構20
は、１つの入力をゼロに設定すると、加算機構として機
能する。すなわち、全加算機構18からのCOがあり、この
COが加算機構20のキャリー・イン（CI）入力ポートに供
給される場合に、シフト機構14からのオーバーフローを
増分する働きをする。増分機構20での増分の結果がキャ
リー・アウト（CO）をもたらす場合には、このCOが全加
算機構18の上記CI入力ポートに供給される。増分された
出力は20Aに供給される。
補数化機構22は、全加算機構18と増分機構20の出力を受
け取り、受け取った値を補数化する。これは、上記のよ
うに符号付き数を処理するために必要である。
け取り、受け取った値を補数化する。これは、上記のよ
うに符号付き数を処理するために必要である。
正規化機構24は、先行ゼロを除去し、結果の精度を最大
にする働きをする。正規化機構24は、先行ゼロを認識
し、仮数をシフトして、それに応じて指数を増分または
減分する働きをする回路なら、どれによっても実現でき
る。この演算を実行する特に高速の１つの回路は、1988
年10月７日付けで出願され、本出願人に譲渡された、
「先行0/1予測機構（Leading0/1Anticipator（LZA）」
と題する関連米国特許出願第255089号に記載されてい
る。この回路を用いると、結果を求める前に先行ゼロの
決定が可能となり、したがって遅延が追加されることは
ない。
にする働きをする。正規化機構24は、先行ゼロを認識
し、仮数をシフトして、それに応じて指数を増分または
減分する働きをする回路なら、どれによっても実現でき
る。この演算を実行する特に高速の１つの回路は、1988
年10月７日付けで出願され、本出願人に譲渡された、
「先行0/1予測機構（Leading0/1Anticipator（LZA）」
と題する関連米国特許出願第255089号に記載されてい
る。この回路を用いると、結果を求める前に先行ゼロの
決定が可能となり、したがって遅延が追加されることは
ない。
乗法加法演算の桁数を必要な精度、多くは入力の原精度
に一致させるために丸めが必要である。従来技術では２
回位の丸め演算が必要であった。１つは乗算の後、１つ
は加算の後で行なわれるものである。これら２回の丸め
演算で、精度が失われることがある。たとえば、ｍ＝８
を使うと、 ａ＝0.11111110×２0 ｂ＝0.10000001×２1 ｃ＝−0.1×２1の場合、 ａ×ｂ＝0.111111111111110×２0 （８桁で丸めると）＝0.1×２1 ａ×ｂ＋ｃ＝0.1×２1−0.1×２1 ＝０ １回の演算を行なう場合は、 乗算の全精度が加算を通じて保持されるので、 ａ×ｂ＋ｃ＝−0.00000000000001×２0 ＝−0.1×２-13 組み合わせた乗算機構と加算機構の入力ポート及び出力
ポートの数は、３つの入力ポートと１つの出力ポート、
すなわち４ポートであることに留意されたい。これは、
乗算機構と加算機構がいずれも２つの入力ポートと１つ
の出力ポート、すなわち合計６つのポートを有する従来
技術よりも著しく少ない。したがって、４アドレス・フ
ィールドをもつ単一の命令が、組合せ乗算加算機構にア
ドレスすることができ、浮動小数点数演算用の命令の長
さが著しく減少する。
に一致させるために丸めが必要である。従来技術では２
回位の丸め演算が必要であった。１つは乗算の後、１つ
は加算の後で行なわれるものである。これら２回の丸め
演算で、精度が失われることがある。たとえば、ｍ＝８
を使うと、 ａ＝0.11111110×２0 ｂ＝0.10000001×２1 ｃ＝−0.1×２1の場合、 ａ×ｂ＝0.111111111111110×２0 （８桁で丸めると）＝0.1×２1 ａ×ｂ＋ｃ＝0.1×２1−0.1×２1 ＝０ １回の演算を行なう場合は、 乗算の全精度が加算を通じて保持されるので、 ａ×ｂ＋ｃ＝−0.00000000000001×２0 ＝−0.1×２-13 組み合わせた乗算機構と加算機構の入力ポート及び出力
ポートの数は、３つの入力ポートと１つの出力ポート、
すなわち４ポートであることに留意されたい。これは、
乗算機構と加算機構がいずれも２つの入力ポートと１つ
の出力ポート、すなわち合計６つのポートを有する従来
技術よりも著しく少ない。したがって、４アドレス・フ
ィールドをもつ単一の命令が、組合せ乗算加算機構にア
ドレスすることができ、浮動小数点数演算用の命令の長
さが著しく減少する。
パイプライン式レジスタを、全加算機構18と増分機構20
の前に挿入すると好都合である。乗算と２つのオペラン
ドへの簡約の遅延は加算の遅延と同程度なので、パイプ
ラインの各段が都合よくバランスがとれる。さらに、ラ
ッチしなければならないビット数は、大体4m（乗算）＋
ｍ（オーバーフロー）であり、したがってパイプライン
段の効率が上がる。
の前に挿入すると好都合である。乗算と２つのオペラン
ドへの簡約の遅延は加算の遅延と同程度なので、パイプ
ラインの各段が都合よくバランスがとれる。さらに、ラ
ッチしなければならないビット数は、大体4m（乗算）＋
ｍ（オーバーフロー）であり、したがってパイプライン
段の効率が上がる。
部分乗算機構12として使用できる一部の乗算ツリーは、
C shiftedを遅延なしに乗算に挿入できるようにする追
加入力を有する（第６図）。ただし、最悪の場合のペナ
ルティは、繰上げ／保管加算機構からのもので、サイク
ル・タイム中のわずか数パーセントである。このため、
乗算を加算と組み合わせても、乗算の速度にわずかな影
響しか及ばない。
C shiftedを遅延なしに乗算に挿入できるようにする追
加入力を有する（第６図）。ただし、最悪の場合のペナ
ルティは、繰上げ／保管加算機構からのもので、サイク
ル・タイム中のわずか数パーセントである。このため、
乗算を加算と組み合わせても、乗算の速度にわずかな影
響しか及ばない。
部分乗算機構14は、上記のように、互いに加え合わせる
と所望の結果に等しくなる２つの部分積をもたらす。こ
のような乗算機構を構成する方法は多数あるが、本発明
の好ましい実施例では、ウオーレス・ツリーと呼ばれて
いる構造を使って、かなり速い演算を実現する。
と所望の結果に等しくなる２つの部分積をもたらす。こ
のような乗算機構を構成する方法は多数あるが、本発明
の好ましい実施例では、ウオーレス・ツリーと呼ばれて
いる構造を使って、かなり速い演算を実現する。
ウオーレス・ツリーの動作を理解するには、まず、第３
図に示すようなアレイ・マルチプレクサの動作を理解す
るのが有用である。説明の都合上、２個の４ビット数を
掛け合わせるのに適合した４ビットのアレイ乗算機構を
示す。本発明のほとんどの実施例では、ずっと多数のビ
ットに作用することになる。この説明では、第３図の乗
算機構は、数A1A2A3A4とB1B2B3B4を掛け合わせる場合に
ついて示す。ただし、Ai及びBiは、それぞれ４ビット数
Ａ及びＢの各ビットを表わす。
図に示すようなアレイ・マルチプレクサの動作を理解す
るのが有用である。説明の都合上、２個の４ビット数を
掛け合わせるのに適合した４ビットのアレイ乗算機構を
示す。本発明のほとんどの実施例では、ずっと多数のビ
ットに作用することになる。この説明では、第３図の乗
算機構は、数A1A2A3A4とB1B2B3B4を掛け合わせる場合に
ついて示す。ただし、Ai及びBiは、それぞれ４ビット数
Ａ及びＢの各ビットを表わす。
第３図の乗算機構は、複数のセル、50〜53、70〜73、90
〜93、110〜113から構成されている。これらの各セル
は、それぞれANDゲート54〜57、74〜77、94〜97、114〜
117を含む。各ANDゲートの入力は、それぞれ、掛け合わ
そうとする特定のAiとBiに結合され、ANDゲートは基本
的には単一ビット乗算を行なう。このことは、１だけ及
び０だけが掛け合わされ、その乗算の結果も１または０
にしかならないことを考慮すると、直観的に明らかにな
る。ANDゲートはこの機能を提供する。
〜93、110〜113から構成されている。これらの各セル
は、それぞれANDゲート54〜57、74〜77、94〜97、114〜
117を含む。各ANDゲートの入力は、それぞれ、掛け合わ
そうとする特定のAiとBiに結合され、ANDゲートは基本
的には単一ビット乗算を行なう。このことは、１だけ及
び０だけが掛け合わされ、その乗算の結果も１または０
にしかならないことを考慮すると、直観的に明らかにな
る。ANDゲートはこの機能を提供する。
各ビットは個別に乗じることができるが、個々の乗算の
結果を加え合わせることも必要である。各セルはまた、
全加算機構60〜63、80〜83、100〜103、120〜123を含
む。これらの全加算機構は３つの入力ポートを有する。
このうち２つの入力ポートは加え合わせようとするビッ
ト、すなわち多ビット加算機構における前の加算機構か
らのキャリー・インと次の加算機構のキャリー・インに
向かうキャリー・アウトを受け取るためのものである。
全加算機構60〜63はアレイ中の第１グループなので、そ
の入力の１つは、それぞれ０に設定されている。また、
アレイ中の各行の最上位セルのキャリー・アウトは、そ
の下のセルの入力ポートに送られる。この型式の構造
は、ある数の各桁に乗数の１桁を掛けるという人間が筆
算で行なうのと同じ型式の加算を実行する。乗数中の後
続の数の結果は、それぞれ10進法で１桁ずつ右にシフト
され、次いでシフトされた結果が加えられる。すると出
力130〜137が最終結果を有することになる。
結果を加え合わせることも必要である。各セルはまた、
全加算機構60〜63、80〜83、100〜103、120〜123を含
む。これらの全加算機構は３つの入力ポートを有する。
このうち２つの入力ポートは加え合わせようとするビッ
ト、すなわち多ビット加算機構における前の加算機構か
らのキャリー・インと次の加算機構のキャリー・インに
向かうキャリー・アウトを受け取るためのものである。
全加算機構60〜63はアレイ中の第１グループなので、そ
の入力の１つは、それぞれ０に設定されている。また、
アレイ中の各行の最上位セルのキャリー・アウトは、そ
の下のセルの入力ポートに送られる。この型式の構造
は、ある数の各桁に乗数の１桁を掛けるという人間が筆
算で行なうのと同じ型式の加算を実行する。乗数中の後
続の数の結果は、それぞれ10進法で１桁ずつ右にシフト
され、次いでシフトされた結果が加えられる。すると出
力130〜137が最終結果を有することになる。
このような乗算機構は、数が長い経路をたどるため、速
度が遅い。たとえば、セル53からのキャリー・アウト
は、最終結果に達する前に、８個のセル（53、52、73、
72、93、92、113、112）を通過しなければならない。し
かし、同様な方式に基づくはるかに速い乗算機構を作成
することができる。
度が遅い。たとえば、セル53からのキャリー・アウト
は、最終結果に達する前に、８個のセル（53、52、73、
72、93、92、113、112）を通過しなければならない。し
かし、同様な方式に基づくはるかに速い乗算機構を作成
することができる。
速い乗算機構の１つを第４図に示す。この乗算機構は、
キャリー・アウトがすぐ下の左斜め下のセルのキャリー
・インに供給される点以外は、第３図に示したものとよ
く似ている。当業者なら理解できるように、このような
構造が許されるのは、依然としてキャリー・アウトが第
３図の乗算機構の場合と同じ重みをもつ列に加えられて
いるためである。加算機構60〜63は、もはやその隣接す
る加算機構からキャリー・インを受け取らないので、そ
れらのキャリー・インは０に設定される。この乗算機構
は、繰上げが同じ長さの経路を横切らなくてよいので、
より速くなるのは明白である。たとえば、63からのキャ
リー・アウトは、４個の加算機構、63、83、103、123を
通過するだけでよい。この構造がもつと思われる２つの
欠点は、この構造が最終結果でなく２つの部分積を生成
することと、より多くの配線を使用することである。し
かし、この２つの部分積は、16などの繰上げ／保管加算
機構によって最終結果に導くことができる。
キャリー・アウトがすぐ下の左斜め下のセルのキャリー
・インに供給される点以外は、第３図に示したものとよ
く似ている。当業者なら理解できるように、このような
構造が許されるのは、依然としてキャリー・アウトが第
３図の乗算機構の場合と同じ重みをもつ列に加えられて
いるためである。加算機構60〜63は、もはやその隣接す
る加算機構からキャリー・インを受け取らないので、そ
れらのキャリー・インは０に設定される。この乗算機構
は、繰上げが同じ長さの経路を横切らなくてよいので、
より速くなるのは明白である。たとえば、63からのキャ
リー・アウトは、４個の加算機構、63、83、103、123を
通過するだけでよい。この構造がもつと思われる２つの
欠点は、この構造が最終結果でなく２つの部分積を生成
することと、より多くの配線を使用することである。し
かし、この２つの部分積は、16などの繰上げ／保管加算
機構によって最終結果に導くことができる。
出力の各リードは部分積を含むが、たとえば、いくつか
のリード対、すなわち141と142、143と144、145と146は
同じ重みをもち、全加算機構によって加え合わされる。
その他のリード、すなわち140、148、149、150も部分積
を含むが、これらのビット位置での部分積はこの構造に
よって解決ずみである。それらの部分積は、そのままで
使用できるが、全加算機構に供給する場合には、全加算
機構の入力の１つをゼロに設定する必要がある。この構
造は第３図に示したものよりもかなり高速であるが、さ
らに改良を加えることが可能である。
のリード対、すなわち141と142、143と144、145と146は
同じ重みをもち、全加算機構によって加え合わされる。
その他のリード、すなわち140、148、149、150も部分積
を含むが、これらのビット位置での部分積はこの構造に
よって解決ずみである。それらの部分積は、そのままで
使用できるが、全加算機構に供給する場合には、全加算
機構の入力の１つをゼロに設定する必要がある。この構
造は第３図に示したものよりもかなり高速であるが、さ
らに改良を加えることが可能である。
第５図は、さらに高速の乗算機構を示す。第５図の乗算
機構では、全加算機構のキャリー・アウトが単にその斜
め下の加算機構にジャンプするのではなく、２行下に
（やはり、その直ぐ左隣りの列に）ジャンプする。この
構造は、中間結果が通過する距離がさらに短いので、よ
り高速である。出力161、162、163及び164、165、166及
び167、168、169は、それぞれ、同じ重みをもち、繰上
げ／保管加算機構によって加え合わされて、２つの出力
をもたらす。リード170、171、及び172、173及び174、1
76も、同じ重みを有する。リード160及び176は、既に１
ビットになっており、したがって、加算機構を追加する
必要はない。
機構では、全加算機構のキャリー・アウトが単にその斜
め下の加算機構にジャンプするのではなく、２行下に
（やはり、その直ぐ左隣りの列に）ジャンプする。この
構造は、中間結果が通過する距離がさらに短いので、よ
り高速である。出力161、162、163及び164、165、166及
び167、168、169は、それぞれ、同じ重みをもち、繰上
げ／保管加算機構によって加え合わされて、２つの出力
をもたらす。リード170、171、及び172、173及び174、1
76も、同じ重みを有する。リード160及び176は、既に１
ビットになっており、したがって、加算機構を追加する
必要はない。
第６図は、J.L.ベーア（Baer）の著書「コンピュータ・
システム・アーキテクチャ（Computer System Architec
ture）」（メリーランド州ロックヴィル、Computer Sci
ence Press、1980年刊）のpp.108〜110に記載されてい
る。ウオーレス・ツリーの構成を示す。ウオーレス・ツ
リーは、基本的に、第５図の構成の拡張である。再び第
５図を参照すると、63などの加算機構は、その入力のう
ちの２つに０が加えられるだけなので、もはや不必要で
あることが理解される。多くの行がスキップされる状況
では、第６図に示すようなウオーレス・ツリーが得られ
る。第６図のANDゲート200〜211は、第５図のANDゲート
50、71、92、113に対応する。説明の便宜上、第６図は1
2ビット乗算方式を示し、第５図は単に４ビット乗算機
構である。重要なことであるが、入力249は、220、22
2、224、226への入力よりも３個の繰上げ／保管加算機
構の遅延分だけ遅れることが必要である。この入力は、
シフト機構が十分に高速であると仮定すると、シフト機
構14及び補数化機構15からのC shiftedでよく、繰上げ
保管の遅延が追加されずに、乗算加算を行なうことがで
きる。
システム・アーキテクチャ（Computer System Architec
ture）」（メリーランド州ロックヴィル、Computer Sci
ence Press、1980年刊）のpp.108〜110に記載されてい
る。ウオーレス・ツリーの構成を示す。ウオーレス・ツ
リーは、基本的に、第５図の構成の拡張である。再び第
５図を参照すると、63などの加算機構は、その入力のう
ちの２つに０が加えられるだけなので、もはや不必要で
あることが理解される。多くの行がスキップされる状況
では、第６図に示すようなウオーレス・ツリーが得られ
る。第６図のANDゲート200〜211は、第５図のANDゲート
50、71、92、113に対応する。説明の便宜上、第６図は1
2ビット乗算方式を示し、第５図は単に４ビット乗算機
構である。重要なことであるが、入力249は、220、22
2、224、226への入力よりも３個の繰上げ／保管加算機
構の遅延分だけ遅れることが必要である。この入力は、
シフト機構が十分に高速であると仮定すると、シフト機
構14及び補数化機構15からのC shiftedでよく、繰上げ
保管の遅延が追加されずに、乗算加算を行なうことがで
きる。
乗算用配線の複雑さを最小限にするため、繰上げ／保管
加算機構よりも強力な構造を用いて、ウオーレス・ツリ
ーをさらに拡張することができる。繰上げ／保管加算機
構は、重みが２0の３つの入力、及び重みが２1の１つの
出力と重みが２0の１つの出力の２つの出力を有する3/2
加算機構（３、２）である。これは、５つの入力／出力
接続を有し、入力より出力が１つ少ない。7/3加算機構
（７、３）は、重みが２0の７つの入力、及びそれぞれ
重みが２0、２1、２2である３つの出力を有する。この
加算機構では出力が入力よりも４つ少ないので、繰上げ
／保管加算機構と同じ機能を実行するのに1/4の（７、
３）加算機構しか必要でない。入力と出力の合計数は1
0、すなわち繰上げ／保管加算機構の場合の２倍なの
で、（７、３）加算機構への接続の合計数は、繰上げ／
保管加算機構に必要な接続の1/2である。第7A図は繰上
げ保管（３、２）加算機構260の入出力表現を示し、第7
B図は（７、３）加算機構270のそれと同等の入出力表現
を示す。
加算機構よりも強力な構造を用いて、ウオーレス・ツリ
ーをさらに拡張することができる。繰上げ／保管加算機
構は、重みが２0の３つの入力、及び重みが２1の１つの
出力と重みが２0の１つの出力の２つの出力を有する3/2
加算機構（３、２）である。これは、５つの入力／出力
接続を有し、入力より出力が１つ少ない。7/3加算機構
（７、３）は、重みが２0の７つの入力、及びそれぞれ
重みが２0、２1、２2である３つの出力を有する。この
加算機構では出力が入力よりも４つ少ないので、繰上げ
／保管加算機構と同じ機能を実行するのに1/4の（７、
３）加算機構しか必要でない。入力と出力の合計数は1
0、すなわち繰上げ／保管加算機構の場合の２倍なの
で、（７、３）加算機構への接続の合計数は、繰上げ／
保管加算機構に必要な接続の1/2である。第7A図は繰上
げ保管（３、２）加算機構260の入出力表現を示し、第7
B図は（７、３）加算機構270のそれと同等の入出力表現
を示す。
第８図は、C shiftedを入力320に加え、シフト及び補数
化動作に対して２つの（７、３）加算機構遅延を見込ん
である、28ビット乗算ツリーの好ましい実施例を示す。
この乗算ツリーは、上記のウオーレス・ツリーと類似し
ており、7/3加算機構300〜306を使用するように拡張さ
れている。入力320は、第６図のウオーレス・ツリーの
入力249に対応し、補数化機構からC shiftedを受け取
る。第６図の場合と同様に、ANDゲート290〜296が、乗
算を行なう。ANDゲートの構成が、7/3加算機構301、30
2、303それぞれの入力で反復される。上記のベーアの著
書「コンピュータ・システム・アーキテクチャ」のpp.1
08〜110に述べられているようなブース・コード化を、A
NDゲート290〜296の場所で使用して、入力数を28×２ま
で増加させることができる。
化動作に対して２つの（７、３）加算機構遅延を見込ん
である、28ビット乗算ツリーの好ましい実施例を示す。
この乗算ツリーは、上記のウオーレス・ツリーと類似し
ており、7/3加算機構300〜306を使用するように拡張さ
れている。入力320は、第６図のウオーレス・ツリーの
入力249に対応し、補数化機構からC shiftedを受け取
る。第６図の場合と同様に、ANDゲート290〜296が、乗
算を行なう。ANDゲートの構成が、7/3加算機構301、30
2、303それぞれの入力で反復される。上記のベーアの著
書「コンピュータ・システム・アーキテクチャ」のpp.1
08〜110に述べられているようなブース・コード化を、A
NDゲート290〜296の場所で使用して、入力数を28×２ま
で増加させることができる。
F.発明の効果 本発明によれば、Ａ×Ｂ＋Ｃ型の浮動小数点演算を実行
するに際しての、必要なハードウェア、遅延、及び丸め
誤差が減少するという優れた効果が得られる。
するに際しての、必要なハードウェア、遅延、及び丸め
誤差が減少するという優れた効果が得られる。
第１図は、本発明の構成図である。 第２図は、本発明で用いる補数化機構の説明図である。 第３図、第４図、及び第５図は、本発明を説明するのに
有用なアレイ乗算機構の説明図である。 第６図は、本発明で部分乗算機構として使用されるウオ
レーレス・ツリーの説明図である。 第7A図は、本発明の部分乗算機構で使用され、（３、
２）加算機構と記載される、繰上げ／保管加算機構の説
明図である。 第7B図は、（７、３）加算機構の説明図である。 第８図は、本発明で部分乗算機構に使用される（７、
３）加算機構の概略図である。
有用なアレイ乗算機構の説明図である。 第６図は、本発明で部分乗算機構として使用されるウオ
レーレス・ツリーの説明図である。 第7A図は、本発明の部分乗算機構で使用され、（３、
２）加算機構と記載される、繰上げ／保管加算機構の説
明図である。 第7B図は、（７、３）加算機構の説明図である。 第８図は、本発明で部分乗算機構に使用される（７、
３）加算機構の概略図である。
Claims (1)
- 【請求項１】浮動小数点演算（Ａ×Ｂ＋Ｃ）を実行する
ための装置であって、 Ａ×Ｂを計算して部分結果を生成するための乗算手段
と、上記部分結果とＣを桁合わせする手段であって、上
記計算と上記桁合わせは並行して実行され、 上記乗算手段と上記桁合わせ手段は、上記部分結果及び
桁合わせされたＣを加算する手段に接続され、 上記桁合わせ手段及び上記加算手段に接続され、上記Ｃ
オペランドが上記部分結果との和よりも桁が大きい場合
に、上記Ｃオペランドを増分する手段と、 上記増分手段及び上記加算手段に接続された正規化手段
と を有する上記手段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US297016 | 1989-01-13 | ||
| US07/297,016 US4969118A (en) | 1989-01-13 | 1989-01-13 | Floating point unit for calculating A=XY+Z having simultaneous multiply and add |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02196328A JPH02196328A (ja) | 1990-08-02 |
| JPH0727456B2 true JPH0727456B2 (ja) | 1995-03-29 |
Family
ID=23144509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1299887A Expired - Lifetime JPH0727456B2 (ja) | 1989-01-13 | 1989-11-20 | 浮動小数点演算装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4969118A (ja) |
| EP (1) | EP0377837B1 (ja) |
| JP (1) | JPH0727456B2 (ja) |
| DE (1) | DE68924477T2 (ja) |
Families Citing this family (81)
| Publication number | Priority date | Publication date | Assignee | Title |
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