KR970016936A

KR970016936A - 최상위 디지트를 결정하는 장치 및 방법

Info

Publication number: KR970016936A
Application number: KR1019960033825A
Authority: KR
Inventors: 시앙 라우 홍
Original assignee: 엘리 와이스; 에이 티 앤드 티 아이피엠 코포레이션
Priority date: 1995-09-06
Filing date: 1996-08-16
Publication date: 1997-04-28
Also published as: US5920493A; JPH09114641A; EP0762268A1

Abstract

선행 0/1 감지기(LZD) 회로 및 그 사용 방법을 활용하는 가산기는 더 적은 수의 논리 레벨과 게이트를 이용하여 정확한 정규화 시프트를 결정하고, 상당한 실행 시간을 절약하여 타이밍을 향상시키고 상기 가산기를 실행하는 논리의 크기를 감소시킨다. 또한, 최상위 디지트를 위치시키는 병렬 수단이 나타난다. 상기 LZD 회로 및 방법은 집적 회로에 통합될 수 있고, 상기 LZD회로는 오퍼랜드를 나타내는 입력 신호로부터 전달값을 발생시키는 전달값 발생기 및 상기 발생된 전달값으로부터 상기 위치값을 발생시키는 위치값 발생기를 포함한다.

Description

최상위 디지트를 결정하는 장치 및 방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 가산기의 블록 다이어그램.

제2도는 전달값 발생기의 한 실시예의 논리 다이어그램.

제3도는 전달값 발생기의 다른 실시예의 논리 다이어그램.

제4도는 위치값 발생기의 한 실시예의 논리 다이어그램.

제5도는 노말라이저 회로의 블록 다이어그램.

Claims

정규화 합계 출력 신호를 얻기 위하여 제1오퍼랜드 A와 제2오퍼랜드 B를 나타내는 입력 신호들을 조합하는 가산기를 포함하는 집적 회로에 있어서, 각각의 오퍼랜드는 복수의 디지트를 포함하고, 상기 집적 회로의 가산기는 상기 오퍼랜드와 비정규화 결과의 조합에 응답하여 상기 조합 동안 정규화를 위하여 비정규화 결과의 최상위 디지트의 정확한 위치값을 결정하는 선행 0/1 감지기(LZD)를 포함하는 것을 특징으로 하는 집적 회로.
제1항에 있어서, 상기 LZD는 상기 입력 신호로부터 전달값을 발생시키는 전달값 발생기와, 상기 비정규화 결과를 정규화하기 위하여 상기 발생된 절단 값으로부터 위치값을 발생시키는 위치값 발생기를 포함하는 것을 특징으로 하는 집적 회로.
제2항에 있어서, 상기 절단 값 발생기는 대응하는 비트 위치 i, i+1, i+2에서 오퍼랜드 A,B에 대응하는 복수의 비트 A_i, A_i+1, A_i+2, B_i, B_i+1, B_i+2로부터 다음과 같은 전달값 U_i를 발생시키는 회로를 포함하고, U_i=(NOT N₁) AND (NOT N|₂) AND (NOT N₃) 여기서, N₁=P_iAND (NOT P_i+1), N₂=(NOT P_i) AND (NOT P_i+1) AND (NOT P_i+2) AND G₁, N₃=(NOT P_i) AND (NOT P_i+1) AND P_i+2AND (NOT G₁), G_i=(A_iXORA_i+1)이고, 전달 캐리 포인터 P_i, P_i+1, P_i+2는 비트 위치 i, i+1, i+2에서 각각 P_i=A|_iXOR B_i, P_i+1=A_i+1XOR B_i+1, P_i+2=A_i+2XOR B_i+2로 정의되는 것을 특징으로 하는 집적 회로.
제2항에 있어서, 상기 절단 값 발생기는 대응하는 비트 위치 i, i+1, i+2에서 오퍼랜드 A,B에 대응하는 복수의 비트 A_i, A_i+1, A_i+2, B_i, B_i+1, B_i+2로부터 다음과 같은 전달값 U_i를 발생시키는 회로를 포함하고, U_i=(NOT N₄) AND (NOT N|₅)이고, 여기서, N₄=(G_iOR H_i) AND (NOT P_i+2), N₅=NOT (G_iAND H_i) AND P_i+2AND P_i+2AND (NOT P_i+1), G_i=(A_iXOR A_i+1) H_i=(B_iXORB|_i+1)이며, 전달 캐리 포인터 P_i, P_i+1및 P_i+2는 비트 위치 i, i+1, i+2에서 각각 P_i=A_iXOR B_i, P_i+1=A_i+1XOR B_i+1, P_i+2=A_i+2XOR B_i+2로 정의되는 것을 특징으로 하는 집적 회로.
제2항에 있어서, 상기 위치값 발생기는 대응하는 비트 위치 i, i+1, i+2에서 오퍼랜드 A,B에 대응하는 복수의 비트 A_i, A_i+1, A_i+2, B_i, B_i+1, B_i+2로부터 위치값 Li를 발생시키는 회로를 포함하고, L_i=(NOT U_i) AND V_iAND X_i이며, 여기서, V_i=logic 1, AND (U_i+1, U_q)(i=q, i<q)일때, W_i=logic 1, AND (U_r, U_s) (i≥N-D, i<N-D)일때, X_i=(NOT AND (U_p, U_s)) AND W_i이고, 여기서 N은 오퍼랜드 A와 B에서 비트의 수, D는 연결된 동작 특성, 「」은 최소 정수 함수, i=0 내지 N-1까지일 때 k=[i/D], p=D*k, q=D*(k+1)-1, i<N-1이면 r=D*(k+1)이고 i=N-1이면, r=N-1, s=N-1이고, 상기 함수 AND(x, y)는 x에서 y까지의 범위에 걸친 일련의 값의 논리곱 연산으로 정의되고, U_i, U_p, U_q, U_r및 U_s는 각각 비트 인덱스 i, p, q, r 및 s와 관련된 전달값인 것을 특징으로 하는 집적 회로.
제2항에 있어서, 상기 조합동안 발생된 위치값 및 파라미터로부터 시프팅 상태를 결정하는 시프트 발생기를 또한 포함하고, 상기 비정규화 합계 출력 신호를 발생하기 위하여 상기 시프트 발생기는 비정규화 결과를 정규화하는데 이용될 시프트 신호를 상기 시프팅 상태에 응답하여 발생하는 것을 특징으로 하는 집적회로.
제6항에 있어서, 상기 비정규화 결과 및 파라미터를 발생하기 위해 오퍼랜드 조합용 부동 소수점 가산 회로를 더 포함하는 것을 특징으로 하는 집적 회로.
제6항에 있어서, 상기 정규화 합계 출력 신호를 발생하기 위해 상기 시프트 신호에 응답하여 비정규화 결과를 시프팅하는 노말라이저를 더 포함하는 것을 특징으로 하는 집적 회로.
선행 0/1 감지기(LZD)에 있어서, 대응 비트 위치 i, i+1, i+2에서 오퍼랜드 A,B를 나타내는 입력 신호에 대응하여 복수의 비트 A_i, A_i+1, A_i+2, B_i, B_i+1, B_i+2로부터 전달값 U_i를 발생하는 전달값 발생기 및, 상기 발생된 전달값 U_i로부터 상기 오퍼랜드 A, B의 비정규화 합계를 최상위 디지트를 나타내는 위치값 L_i을 발생하는 위치값 발생기를 포함하고, L_i=(NOT U_i) AND V_iAND X_i이며 여기서, V_i=logic 1, AND(U_i+1, U_q)(i=q, i<q)일때, W_i=logic 1, AND(U_r, U_s)(i≥N-D, i<N-D)일때, X_i=(NOT AND(U_p, U_s)) AND W_i이며, 여기서 N은 오퍼랜드 A와 B에서 비트의 수이고, D는 연결된 동작 특성, 「」은 최소 정수 함수, i=0 내지 N-1일 때 k=[i/D], p=D*k, q=D*(k+1)-1, i<N-1일때 r=D*(k+1), i=N-1일때 r=N-1, s=N-1이고, 상기 함수 AND(x, y)는 x에서 y까지의 범위에 걸친 일련의 값의 논리 값 연산으로 정의되고, U_i, U_p, U_q, U_r및 U_s는 각각 비트 인덱스 i, p, q, r 및 s에 관련된 전달값인 것을 특징으로 하는 선행 0/1 감지기.
제9항에 있어서, 상기 전달값 발생기는 복수의 논리 게이트를 이용하여 U_i를 결정하고, U_i=(NOT N₁) AND (NOT N₂) AND (NOT N₃)이며, 여기서, N₁=P_iAND (NOT P_i+1), N₂=(NOT P_i) AND (NOT P_i+1) AND (NOT P_i+2) AND G_i, N₃=(NOT P_i) AND (NOT P_i+1) AND P_i+2AND (NOT G_i), G_i=(A_iXOR A_i+1)이고, 전달 캐리 포인터 P_i, P_i+1및 P_i+2는 각각 비트 위치 i, i+1, i+2에서 P_i=A_iXOR B_i, P_i+1=A_i+1XOR B_i+1, P_i+2=A_i+2XOR B_i+2로 정의되는 것을 특징으로 하는 선행 0/1 감지기.
제9항에 있어서, 상기 전달값 발생기는 복수의 논리 게이트를 이용하여 U_i를 결정하고, U_i=(NOT N₄) AND (NOT N₅)이고, 여기서, N₄=(G_iOR H₄) AND (NOT P_i+2), N₅=NOT (G_iAND H_i) AND P_i+2AND (NOT P_i+1), G|_i=(A_iXOR A_i+1), H_i=(B_iXOR B_i+1)이고, 전달 캐리 포인터 P_i, P_i+1및 P_i+2는 각각 비트 위치 i, i+1, i+2에서 P_i=A_iXOR B_i, P_i+1=A_i+1XOR B_i+1, P_i+2=A_i+2XOR B_i+2로 정의되는 것을 특징으로 하는 선행 0/1 감지기.
제9항에 있어서, 상기 전달값 발생기는 최대한 5개의 논리 레벨로 구성된 복수의 논리 게이트를 이용하여 U_i를 결정하는 것을 특징으로 하는 선행 0/1 감지기.
가산기에 있어서, 오퍼랜드에 대응하는 입력 신호로부터 비정규화 결과 및 그 관련들 합계 파라미터를 발생하는 부동 소수점 가산 회로와, 상기 오퍼랜드와 상기 비정규화 결과의 조합에 응답하여, 상기 조합 동안 상기 비정규화 결과의 최상위 디지트를 결정하는 선행 0/1 감지기(LZD)와, 상기 조합 동안 발생된 위치값과 합계 파라미터로부터 시프팅 상태를 결정하고, 상기 시프팅 상태에 응답하여 시프트 신호를 발생하는 시프트 발생기 및 상기 오퍼랜드의 합에 대응하는 정규화 합의 출력 신호를 발생하기 위해, 상기 시프팅 신호에 응답하여 상기 비정규화 결과를 정규화하는 노말라이저를 포함하는 것을 특징으로 하는 가산기.
제13항에 있어서, 상기 LZD는 대응 비트 위치 i, i+1, i+2에서 오퍼랜드 A, B를 나타내는 입력 신호에 대응하는 복수의 비트 A_i, A_i+1, A_i+2, B_i, B_i+1, B_i+2로부터 전달값 U_i=(NOT N₁) AND (NOT N₂) AND (NOT N₃) 여기서, N₁=P_iAND (NOT P_i+1), N₂=(NOT P_i) AND (NOT P_i+1) AND (NOT P_i+2) AND G₁, N₃=(NOT P_i) AND (NOT P_i+1) AND P_i+2AND (NOT G₁), G_i=(A_iXOR A_i+1)인 전달값 U_i를 발생하는 전달값 발생기를 포함하고, 전달 캐리 포인터 P_i, P_i+1및 P_i+2는 비트 위치 i, i+1 i+2에서 각각 P_i=A_iXOR B_i, P_i+1=A_i+1XOR B_i+1, P_i+2=A_i+2XOR B_i+2로 정의되는 것을 특징으로 하는 가산기.
제13항에 있어서, 상기 LZD는 대응 비트 위치 i, i+1, i+2에서 오퍼랜드 A, B를 나타내는 입력 신호에 대응하는 복수의 비트 A_i, A_i+1, A_i+2, B_i, B_i+1, B_i+2로부터 U_i=(NOT N₄) AND (NOT N₅) 인 전달값 U_i를 발생하는 전달값 발생기를 포함하고, 여기서 N₄=(G_iOR H_i) AND (NOT P_i+2), N₅=NOT (G_iAND H_i) AND P_i+2AND (NOT P_i+1) G_i=(A_iXOR A_i+1) H_i=(B_iXOR B_i+1)이며, 전달 캐리 포인터 P_i, P_i+1및 P_i+2는 비트 위치 i, i+1, i+2에서 각각 P_i=A_iXOR B_i, P_i+1=A_i+1XOR B_i+1, P_i+2로 정의되는 것을 특징으로 하는 가산기.
제13항에 있어서, 상기 발생된 전달값 U_i로수터 상기 오퍼랜드 A, B의 비정규화 합계의 최상위 디지트를 나타내는 위치값 L_i를 발생하는 위치값 발생기를 포함하고, L_i=(NOT U_i) AND V_iAND X_i며, 여기서, V_i=logic 1, AND (U_i+1, U_q)(i=q, i<q)일때, W_i=logic 1, AND (U_r, U_s)(i≥N-D, i<N-D)일때, X_i=(NOT AND (U_p, U_s)) AND W_i이고, 여기서 N은 오퍼랜드 A와 B에서 비트의 수이고, D는 연결된 동작 특성, [ 」은 최소 정수 함수, i=0 내지 N-1일 때 k=[i/D], p=D*k, q=D*(k+1)-1, i<N-1일때 r=D*(k+1), i=N-1일때 r=N-1, s=N-1이고, 상기 함수 AND(x,y)는 x에서 y까지의 범위에 걸친 일련의 값의 논리 값 연산으로 정의되고, U_i, U_p, U_q, U_r및 U_s는 각각 비트 인덱스 i, p, q, r 및 s에 관련된 전달값인 것을 특징으로 하는 가산기.
제13항에 있어서, 상기 시프트 발생기는 비트 위치에서 시프팅 상태에 따라 비정규화 결과의 합계 비트가 상기 비정규화 결과의 값과 다른지를 결정하여, 그 값이 다르다면, 시프트 값을 시프팅 신호로서 발생하고, 다르지 않다면, 시프트가 없는 값을 시프팅 신호로서 발생하는 것을 특징으로 하는 가산기.
오퍼랜드 A, B로부터 정규화 합계를 얻기 위하여 상기 오퍼랜드 A, B를 가산하는 방법에 있어서, 상기 오퍼랜드 A, B에 대응하는 입력 신호를 수신하는 단계와, 입력 신호로부터 비정규화 결과 및 관련된 합계 파라미터를 발생하기 위하여 상기 오퍼랜드를 조합하는 단계와, 상기 조합 동안 상기 비정규화 결과의 최상위 디지트의 위치값을 결정하는 단계와, 상기 조합 동안 발생된 상기 위치값 및 합계 파라미터로부터 시프팅 상태를 결정하는 단계와, 상기 시프팅 상태에 응답하여 시프트 신호를 발생하는 단계 및 상기 오퍼랜드의 정규화 합계에 대응하는 상기 정규화 합계 출력 신호를 발생하기 위하여 상기 시프팅 신호를 이용하여 상기 비정규화 결과를 정규화 하는 단계를 포함하는 것을 특징으로 하는 오퍼랜드 가산 방법.
제18항에 있어서, 상기 위치값 결정 단계는 대응 비트 위치 i, i+1, i+2에서 오퍼랜드 A, B를 나타내는 입력 신호에 대응하는 복수의 비트 A_i, A_i+1, A_i+2, B_i, B_i+1, B_i+2로부터 U_i=(NOT N₁) AND (NOT N₂) AND (NOT N₃) 여기서, N₁=P_iAND (NOT P_i+1), N₂=(NOT P_i) AND (NOT P_i+1) AND (NOT P_i+2) AND G_i, N₃=(NOT P_i) AND (NOT P_i+1) AND P_i+2AND (NOT G_i), G_i=(A_iXOR A_i+1) 인 전달값 U_i를 발생하는 단계를 포함하고, 전달 캐리 포인터 P_i, P_i+1및 P_i+2는 비트 위치 i, i+1, i+2에서 각각 P_i=A_iXOR B_i, P_i+1=A_i+1XOR B_i+1, P_i+2=A_i+2XOR B_i+2로 정의되는 것을 특징으로 하는 가산 방법.
제18항에 있어서, 상기 위치값 결정 단계는 대응 비트 위치 i, i+1, i+2에서 오퍼랜드 A, B를 나타내는 입력 신호에 대응하는 복수의 비트 A_i, A_i+1, A_i+2, B_i, B_i+1, B_i+2로부터 U_i=(NOT N₄) AND (NOT N₅) 여기서, N₄=(G_iOR H_i) AND (NOT P_i+2), N₅=NOT (G_iAND H_i) AND P_i+2AND (NOT P_i+1) G_i=(A_iXOR A_i+1) H_i=(B_iXOR B_i+1)이며, 전달값 Ui를 발생하는 단계를 포함하고, 전달 캐리 포인터 P_i, P_i+1및 P_i+2는 비트 위치 i, i+1, i+2에서 각각 P_i=A_iXOR B_i, P_i+1=A_i+1XOR B_i+1, P_i+2=A_i+2XOR B_i+2로 정의되는 것을 특징으로 하는 가산기.
제18항에 있어서, 상기 위치값 결정 단계는 상기 발생된 전달값 U_i로부터 상기 오퍼랜드, A, B의 비정규화 합계의 최상위 디지트를 나타내는 위치값 L_i를 발생하는 단계를 포함하고, L_i=(NOT U_i) AND V_iAND X_i여기서, V_i=logic 1, AND (U_i+1, U_q)(i=q, i<q)일때, W_i=logic 1, AND (U_r, U_s)(i≥N-D, i<N-D)일때, X_i=(NOT AND (U_p, U_s)) AND W_i이고, 여기서 N은 오퍼랜드 A와 B에서 비트의 수이고, D는 연결된 동작 특성, [ 」은 최소 정수 함수, i=0 내지 N-1일 때 k=[i/D], p=D*k, q=D*(k+1)-1, i<N-1이면 r=D*(k+1), i=N-1이면 r=N-1, s=N-1이고, 상기 함수 AND(x,y)는 x에서 y까지의 범위에 걸친 일련의 값의 논리 값 연산으로 정의되고, U_i, U_p, U_q, U_r및 U_s는 각각 비트 인덱스 i, p, q, r 및 s에 관련된 전달값인 것을 특징으로 하는 가산기.
제18항에 있어서, 상기 시프팅 상태를 결정하는 단계는 비트 위치에서의 상기 비정규화 결과의 합계 비트가 상기 시프팅 상태에서 비정규화 결과의 값과 다른지를 결정하는 단계와, 상기 값들이 다르다면, 상기 시프팅 상태에 응답하여 시프트 값을 시프팅 신호로서 발생하는 단계 및, 상기 값들이 다르지 않다면, 시프트가 없는 값을 상기 시프팅 신호로서 발생하는 단계를 포함하는 것을 특징으로 하는 오퍼랜드 가산 방법.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.