JPS62196767A - パイプライン構成の浮動小数点数アキユムレ−タ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 この発明は電子式アキュムレータ回路、更に具体的に云
えば、浮動小数点アキュムレータ集積回路に関する。

発明の背景 従来、電子式アキュムレータは回路板レベルの製品とし
て設計されるのが典型的であり、第１図に示すのと同様
な全体的な構成を持つのが典型的である。こういう装置
では、２つの浮動小数点数の指数を比較し、両方の数に
対する２進小数点を整合させ、２つの数を加算し、その
結果を浮動小数点数に正規化し、その結果を出力するこ
とによって、浮動小数点数を累算していた。結果は、次
の入力数を回路に加算する為に入力にも帰還される。

極めて高速の計算機システムでは、システムのマスク・
クロックの１クロツク・サイクル以内の内に、浮動小数
点数を加算出来ることが望ましい。

上に述べた様な従来技術では、この様な特性を持つアキ
ュムレータ回路を設計することは、極めて費用がか＼る
か、或いは事実上不可能である。

技術の進歩により、回路板レベルの製品の回路を現在で
は１個の集積回路チップに縮めることが可能になった。

回路の寸法を縮小したことにより、本質的に処理速度が
一層速くなる。然し、特殊用高速グラフィックス処理計
算機の様な成る場合には、更に高い速度が望ましい。従
って、この発明はパイプライン構成を用い、正規化が行
なわれる前に、加算回路の出力をアキュムレータ回路の
入力に帰還することにより、非常に高速動作が得られる
新規な回路の設計を提供する。この結果、精度が成る程
度失われるが、累算過程が目立って加速され、この為ク
ロック周波数を一層速くすることが出来ると共に、１ク
ロツク・サイクルで累算が出来る。多くの場合、精度の
低下は無視し得るか許容し得るものであり、一層高い速
度での動作という利点がこういう低下を補って余りある
。

従って、この発明の目的は、正規化されていない帰還ル
ープを持つ高速の単一クロック・サイクルのパイプライ
ン形浮動小数点アキュムレータを提供することである。

発明の要約 この発明は全般的にパイプライン構成を持つ浮動小数点
アキュムレータ集積回路と云うことが出来、（好ましい
実施例で３２ビツトの浮動小数点数を用いる時）パイプ
ラインの待ち時間は４００ナノ秒であり、１０Ｍ１ｌｚ
のクロックに対しスルーブツトが１００ナノ秒である。

一般的に云うと、この発明のパイプライン構成は互いに
関係を持つ５つの部分として説明することが出来る。即
ち、入力部分、指数比較及び２の補数部分、累算部分、
正規化部分及び出力部分である。

入力部分はラッチ、多重化器及び入力レジスタで構成さ
れる。時間多重化形式でデータがチップに入る時だけ、
ラッチが使われる。次の部分で使う為に、データ及び制
御信号が入力レジスタに貯蔵される。指数比較及び２の
補数部分を使って、累算部分に於ける加算を行なうこと
が出来る様に、２進小数点を整合させる為に、入力浮動
小数点数の仮数又は累算されている数の仮数のどちらを
シフトしなければならないかを決定する。この部分の２
の補数部分が、仮数を符号つきの大きさを持つ数から２
の補数の数に変換し、累算部分に於ける加算を簡単にす
る。この部分の終りにあるレジスタが２の補数の仮数、
シフト争コード、どの仮数の方が小さいか（従って、シ
フトさせなければならないか）を示す成る制御信号、及
び一番大きい指数（これは次の指数の比較の為にこの部
分に帰還される）を貯蔵する。

累積部分が指数比較及び２の補数部分からの入力及びア
キュムレータ・レジスタからの帰還を受取る。（前の部
分で決定された）小さい方の指数に対応する仮数を右シ
フト装置に供給し、計算されたシフト・コードによって
決定された通りにシフトさせる。その後、シフト済みの
仮数及びシフトしていない仮数を加算する。加算される
２つの数のオーバフローを正しく考慮に入れて、出力が
アキュムレータ・レジスタに貯蔵される。指数比較部分
で決定された一番大きい指数を変更せずに累算部分に通
過させると共に、レジスタに貯蔵する。

正規化部分が累算部分の２の補数の仮数を符号つき大き
さの形式に変換する。アキュムレータ・レジスタにオー
バフローの表示が出た場合、一番大きい指数を１だけ増
加する。符号、指数及び仮数を組合せて浮動小数点数と
する。指数のオーバフロー又はアンダーフローが起った
場合、この部分がその状態を検出し、この部分の出力を
負又は正の無限大（オーバフローの場合）又はＯ（アン
ダーフローの場合）に設定する。この部分から出て来る
数が出力レジスタに貯蔵される。

出力部分が前の正規化部分の結果を貯蔵し、出力信号線
を駆動する。

この発明は、２３ビツトの仮数、８ビツトの指数及び符
号ビットで構成されたＩ　ＥＥＥが提案する標準浮動小
数点数形式を用いる。この形式では、２進小数点はビッ
ト位置２２及び２３の間にあるという了解になっている
。浮動小数点数は次の内の１つの方法で表わされる。

１、指数がゼロ以外であれば 数−［（−１）（符号）　　　（指数−１２７）×２ ×（１，データ）］ ２）指数がゼロであるが、データがゼロでない（正規化
解除された数であることを示す）場合、数−［（−１）
　　（符号）　　　　（−１２７＞×２ ×（Ｏ，データ）コ ３、指数及びデータの両方がゼロである場合数−０，０ ４、指数がＦＦ１６であり、仮数がゼロであれば、数は
（＋又は−）無限大とみなされる。

５、数がＦ　Ｆ　ｉｅであり、係数がゼロ以外であれば
、数は数ではないとみなされる。

この発明の回路を簡単にする為に、正規化解除された数
を強制的にゼロにし、Ｆ　Ｆ　ｔｅの指数を持つ任意の
数を符号ビットに応じて、（＋又は−）無限大とする。

この発明のアキュムレータ回路は、結果が浮動小数点数
系の何れかの境界を越えなれば、誤差なしにｎ個の正の
数を加算する。累算された合計に負の数が加算される時
、回路の速度を高める為に行なわれる次の近似の為に、
成る程度の誤差が生ずる。

１、数は、チップを出る前にだけ正規化され゛る。

累算の間は、数を正規化しない。

２６設計には丸め回路が含まれていない。

３、負の数は、２の補数動作ではなく、１の補数動作に
より、符号つきの大きさの形式に逆に変換する。

内部では、仮数は２５ビツト（２３ビツトの入力データ
、見えないビット及び必要な時のガード・ビット）まで
通す。指数は正規化部分まで９ビツトの精度で通す。正
規化部分でアンダーフローの検出の為に別のビットが追
加される。

圧旦と星舅 第２ａ図及び第２ｂ図はこの発明の回路の詳しいブロッ
ク図である。この発明の好ましい実施例の回路では、最
終的な利用者の便宜の為に、余分の回路が付は加えであ
る。こういう回路があることを、この発明の制約と解し
てはならない。

この発明の集積回路形式では、４９個の入力と３４個の
出力がある。４９個の出力の内、３２個の入力はデータ
用である。３２個の出力の内、希望によって、１６個は
無視することが出来、３２ビツトのデータを残りの１６
個の入力から時間多重化形式で入力することが出来る。

残りの１７個の入力は制御信号、クロック信号、ストロ
ーブ信号及び試験データに対する出力レジスタへの直列
入力の為のものである。３４個の出力が３２ビツトのデ
ータ出力（即ち、浮動小数点数）、試験用の走査レジス
タからの直列出力、及び１つの制御信号を含む。

回路の入力部分に対する制御信号の中には、次に述べる
ものがある。

第１項フラグ（ＦＴＯ）・・・これは累算の第１項であ
ることを示す。論理１がアキュムレータ回路を初期設定
する。

ＢＹＰＡＳＳＯ・・・これを第１項フラグと共に使う時
、回路に対するデータ入力は変更されずに回路を通過し
、クロック入力してから３クロツク・サイクル後に、回
路の出力に現われる。

符号変更（ＣＨ３Ｌ　ｎｇ）・・・これは累算されてい
る数から入力数を減算する為に使われ、回路に入力の仮
数の符号を変更させる。

動作なしくＮ０ＯＰＯ）・・・これは回路に対するデー
タ入力が無効であり、累算してはならないことを示す。

ＨＯＬＤ　ＩＮ・・・これは次の動作用のデータとして
、入力データを入力レジスタに保持させる。

ＨＯＬＤＯＵＴ・・・これは出力レジスタに出力データ
を保持する。回路はデータの累算を続けるが、回路から
の出力信号は変化しない。

多重化選択（ＭＵＬＴＰＸ）・・・これは時間多重化入
力モードを選ぶ為に使われる。

アキュムレータ回路の入力部分が、ラッチ１、多重化器
２）入力レジスタ３及び入力アンド・ゲート４で構成さ
れる。入力部分に対する入力信号線が、第１組のデータ
線５に対する入力データの最上位の１６ビツト（即ち、
浮動小数点数）と、第２組のデータ線６に対する最下位
の１６ビツトで構成される。多重化制御線（ＭＵＬＴＰ
Ｘ）７を用いて、１個のクロック・サイクルの間、デー
タ入力を１６ビツトの時間多重化形式で受取るか、或い
は３２個の入力信号として受取るかを決定する。多重化
信号線７が作動された場合、ストローブ信号の立下りで
、最下位の１６データ・ビットがラッチ１にラッチされ
る。クロック及びストローブ信号は、普通の多重化形式
で同じ信号に外部で結合することが出来るから、これは
使い方を簡単にする。一旦最下位の１６ビツトがラッチ
されると、最上位の１６データ・ビットが第２組の信号
線６から入力レジスタ３に直接的に入り、この間ラッチ
１の出力が、多重化器２を介して入力レジスタ３に同時
に入力される。非多重化装置では、最上位の１６ビツト
が第１組の信号線５を介して多重化器２から入力レジス
タ３に入力されると同時に、最下位の１６ビツトが第２
組の信号線６から入力レジスタ３に入力される。後に述
べた場合、ラッチ１を使わない。

ラッチ１及び多重化器２の目的は、累算すべき浮動小数
点数を構成する３２個のデータ・ビット全部を単に入力
レジスタ３に貯蔵することである。

入力レジスタ３のクロック入力の前にある入力アンド・
ゲート４が、このレジスタのクロック動作を左右する。

動作なし信号（ＮＯＯＰＯ）線８及びＨＯＬＤＩＮＩ信
号線９の論理状態が、入力レジスタ３に対するクロック
信号の伝達を制御する。ＨＯＬＤＩＮＩ信号はＨＯＬＤ
ＩＮＯ信号と同一であるが、パイプライン１段分だけ遅
延している。

回路に対する残りの入力信号が、動作なし信号線８及び
ＨＯＬＤＩＮＩ信号線９が作動されて、入力アンド・ゲ
ート４を介してクロック信号を伝達することが出来る様
にした場合、後で回路で使う為に、入力レジスタ３にラ
ッチされる。

回路の２番目の部分が指数比較及び２の補数回路である
。この部分に対する入力が入力レジスタ３からのデータ
及び制御信号を含む。入力レジスタ３からの現在の入力
数が累算の第１項でない限り、この部分に対する追加の
入力は、最大の指数項（ＬＧＥＣＰ２）及びオーバフロ
ー信号（ＯＦＬＷ２）であり、これが次の部分、即ち累
算部分から帰還される。第２の部分の出力が新しい最大
の指数、計算されたシフト・コード、クリア可能な多重
化器制御信号及び２の補数の仮数である。

累算部分がシフト・コードを用いて、新しい仮数及び累
算されているデータの彼加数の２進小数点を揃える。（
勿論、現在の入力数が累算の第１項でなければである。

） 指数の比較は、計算中の最大の指数と、入力レジスタ３
からの現在の入力浮動小数点数の指数の間の差である。

実質的に、回路は、一連の累算の中の最初の入力数以降
に出合う最大の指数を追跡しておく必要がある。

第１項フラグ制御信号ＦＴＯが作用している場合、入力
浮動小数点数の扱いが若干具なる。入力浮動小数点数が
一連の累算の第１項である場合、これは自動的に最大の
指数を持つとみなされ、その指数が指数比較回路を変更
なしに次の部分へ通過する。この場合、シフト・コード
がゼロに設定され、累算信号に使われる制御信号がセッ
トされて、それまでに累算されていた値をクリアする。

入力数が一連の累算の第１項であるかどうかに関係なく
、この部分は最初に、入力数がゼロに相当するかどうか
を、試験ノア・ゲート２０によって調べる様に計算する
。アキュムレータ回路が正規化解除された数を強制的に
ゼロにするから、ゼロ試験の計算は、入力数の指数の８
ピツ）・だけを検査すればよい。指数ビットが全部ゼロ
であれば、ＺＥＲＯＩ信号が発生され、ＢＹＰＡＳＳ信
号が作用していなければ、入力がゼロであることを知ら
せる。ＺＥＲＯＩ信号の目的は、入力数の全てのビット
（符号、指数及び仮数）をゼロに設定することである。

ＺＥＲＯＩ信号がＢＹＰＡＳＳ信号と共に、出力指数の
符号の計算を制御する為に使われる。回路全体を側路す
る場合、入力数の符号はどんな状況の下でも変更するこ
とが出来ない。符号アンド・ゲート２２の出力（ＳＩＧ
ＮＩ）が、ＺＥＲＯ１信号によって強制的にゼロにされ
ていなければ、指数の符号を示し、回路を側路する場合
は、ＢＹＰＡＳＳ信号によって示された通りに示す。符
号変更信号（ＣＨ３ｉ　ｇｎ）も、正の数又は負の数を
表示する為に、ＳＩＧＮＩ信号をセットするかどうかを
制御する。

入力浮動小数点数の仮数が符号つきの大きさを表わし、
累算部分の加算器が２の補数の形で表わされた数に作用
するから、ＳＩＧＮＩ信号は、２の補数回路素子２３に
よって、仮数に負の符号をつけて１だけ増数する（即ち
２の補数の形に変換する）べきであるかどうかをも決定
する。入力の仮数が負である場合、仮数は補数回路素子
２３によって、２の補数の形に変換しなければならない
。

入力レジスタ３に一時的に貯蔵されている入力数の仮数
は、２の補数回路素子２３に入る前に、最上位ビット位
置に論理１を入れて、Ｉ　ＥＥＥが提唱する３２ビット
浮動小数点数の基準に固有の含意「１」を置き換える。

入力の指数とそれまでの最大の指数との比較が比較器２
４で行なわれる。比較器２４の出力がそれまでの最大の
指数と現在の入力数の指数の間の差である。比較器２４
の出力が（差の符号ビットＤＩＦＦ　（９）で判断して
）負であるか、又は入力数が一連の累算の第１項である
場合、第１の９ビット多重化器２５及び第２の９ビット
多重化器２６が直ちにセットされて、入力数の指数を最
大の指数として通過させる。こういう２つの場合、入力
数の指数は常に和の最大の指数である。

入力数が第１項でなく、指数比較器２４の出力が負でな
い場合、それまでの最大の指数（ＬＧＥＸＰ２）が第１
の多重化器２５の出力として選ばれる。第２の多重化器
２６の出力が、オーバフロー信号（ＯＦＬＷ２）２７の
値に基づいて、可能性のある２つの入力から選択される
。オーバフロー信号が作動されている（前のクロック・
サイクルに於ける仮数の和がオーバフロー信号を生じた
ことを示す）場合、最大の指数を１だけ増加しなければ
ならない。これが加算回路２８によって行なわれる。こ
の場合、第２の多重化器２６の出力が加算回路２Ｂから
選ばれる。そうでなければ、第１の多重化器２５の直接
出力選択される。第２の多重化器２６の出力は新しい「
最大の指数」（ＬＧＥＸＰｌ）で構成され、これが中間
レジスタ２９に貯蔵される。

次の最大の指数の決定と平行して、２つの彼加数の２進
小数点を整合させる為に累算部分で使われるシフト・コ
ードが計算される。指数比較器２４の出力は、次の部分
にあるアキュムレータ・レジスタに貯蔵されている数の
２進小数点から、入力数の２進小数点が（ビット位置で
数えて）どれだけ右にあるかを表わす。この差は、その
２進小数点を一層大きい数の２進小数点と整合させる為
に、小さい方の数の仮数を何回シフトしなければならな
いかを表わす。今説明している実施例では、右シフト回
路だけを用い、こうして全体的な回路を簡単にしている
。右シフト回路だけを使っているから、指数比較器２４
の出力が負である場合、入力数の仮数をシフトする代り
に、累算されている数の仮数をシフトして、その２進小
数点が入力数の２進小数点と整合する様にする。

シフト・コードは、指数比較器２４で比較される指数の
間の差の大きさに基づいている。今の実施例では、動作
を一層速くする為、指数比較器２４の出力を２つの別々
の回路に送り、平行した計算を行なうことが出来る様に
する。第１の回路は基本的には加算器３０であり、これ
が指数比較器２４の出力に１を加算する。比較器２４に
対する指数入力の間の差が正であれば、加算器３０の出
力は単に差に１を加えたものである。差が負であれば、
１を加算することにより、実質的に加算器３０からは差
の１の補数が出力される。

加算器３０の出力がＣＬＲＢ信号であり、加算器３０の
出力が２４より大きい場合、この信号が作動される。数
２４の意味は、比較される２つの指数の間の差が２４よ
り大きい場合、その２進小数点を大きい方の数の２進小
数点と整合させる為に小さい方の仮数（これは好ましい
実施例では２４ビツトで構成される）をシフトすると、
小さい方の数が完全にバーレル・シフト装置から外ヘシ
フトしてしまい、この為小さい方の数が大体ゼロに等し
くなるからである。これは、大きい方の数が小さい方の
数より２進桁数で２４桁大きいことを意味するから、こ
の近似は許容し得る。従って、回路は、ＣＬＲＢ信号を
作動することにより、小さい方の数をゼロにクリアする
。

指数比較器２４の出力が条件つき補数回路３１にも送ら
れる。この回路は、差が正であれば、差を変更なしに通
過させるが、差が負であれば、差の２の補数を出力する
。加算器３０と同じく、条件つき補数回路３１がＣＬＲ
Ａ信号を持ち、その出力が２４より大きい場合に、この
信号が作動される。

加算器３０及び条件つき補数回路３１の両方の出力が、
６ビツトのクリア可能な多重化回路３２に送られる。多
重化器３２から出力する為に選択される入力は、オーバ
フロー信号０ＦＬＷ２に基づいて選ばれる。オーバフロ
ーが起らなければ、条件つき補数回路３１の出力が、ク
リア可能な多重化器３２によって選択される。この場合
、指数の差が正であれば、差がシフト・コードになる。

指数の差が負であれば、シフト・コードは差の２の補数
である。（右シフト装置だけを用いているから、負の差
の補数を求めて、それを正の数に変換する。） 前のクロック・サイクルの間に加算された仮数のオーバ
フローが起った場合、加算器３０の出力がクリア可能な
多重化器３２によって選択される。

この場合、指数の差が正であれば、指数に“１”が加算
されて、シフト・コードとし、これが右シフト装置に仮
数の和の更に１つのビット位置（オーバフロー・ビット
位置）を勘定に入れる様にする。差が負であれば、シフ
ト・コードは差の１の補数である。

クリア可能な多重化器３２の出力のシフト・コードが次
の部分に対する中間レジスタ２９に貯蔵される。クリア
可能な多重化器３２のシフト・コード出力は、第１項信
号ＦＴＩが作用していれば、ゼロにクリアすることが出
来る。

ＣＬＲＡ又はＣＬ、ＲＢ倍信号、加算器３０及び条件つ
き補数回路３１からの５ビツト入力の選択と同時にも、
クリア可能な多重化回路３２によって選択され、今度は
“ＣＬＲＣ”と記す出力信号を形成する。クリア可能な
多重化器３２のＣＬＲＣ出力は、ＺＥＲＯＩ信号が作用
していれば、ゼロに設定される。ＣＬＲＣ信号が２つの
アンド・ゲート３３．３４を介して、差符号信号（Ｄ　
Ｉ　ＦＦ（９））及び第１項フラグ信号（ＦＴＩ）と組
合され、ＭＵＸＣＬＲＩ信号を形成する。ＭＵＸＣＬＲ
Ｉ信号は、累算部分にあって、指数が小さい方の仮数（
並びに第１項入力データに関連する仮数）を選択して、
これらの信号をシフト回路へ通過させる多重化器をクリ
アする為に使われる。

ＭＵＸＣＬＲＩ信号は、ＣＬＲＣ信号が作用していて、
指数の差が正であるか、或いは入力レジスタ３に入力さ
れる数が一連の累算の第１項である場合にだけ、作動さ
れる。最初の場合、指数の差が正であってＣＬＲＣ信号
が作用していれば、これはそれまでの最大の指数が入力
数の指数より十分大きく、シフト回路が新しい数を完全
にシフトして出してしまうことを意味し、従って新しい
数がゼロにクリアされる。２番目の場合、第１項フラグ
信号ＦＴＩが作用してＣＬＲＣ信号が作用している時、
アキュムレータ・レジスタ４０にある項はゼロとみなさ
れ、クリアしなければならない。指数比較器２４の差符
号信号（ＤＩＦＦ（９））と第１項フラグ信号ＦＴＩの
組合せ（アンド・ゲート３３によって形成される）によ
って形成された信号を使って、累算部分の多重化器を制
御する。このＭＵＸＳＥＬＩ信号は、第１項信号ＦＴ１
が作動されている場合は常に不作動にされ、そうでない
時は指数の差の符号ビットと同じである。

このことによって、累算部分で、第１項の入力数又は他
の全ての場合は指数が小さい方の数が常にバーレル・シ
フト装置に行くことが保証される。

中間レジスタ２９に貯蔵されるこの他の信号は、ＢｉＰ
ＡＳＳ信号、第１　項（Ｗ号ＦＴ１、入力符号信号ｌＮ
５ＩＧＮＩ及び動作なし信号Ｎ０ＯＰＩである。

回路の次の部分は累算部分である。この部分に対する入
力は、指数比較及び２の補数部分から中間レジスタ２９
に貯蔵された信号である。更に、この部分に対する１つ
の入力が、アキュムレータ・レジスタ４０から帰還され
たそれより前の入力数の累算和である。この部分の出力
が正規化解除した累算仮数、累算数の新しい符号（ＮＳ
ＩＧＮ２）、累算の最大指数（ＬＧＥＸＰ２）及びオー
バフロー信号（ＯＦＬＷ２）である。アキュムレータ・
レジスタ４０にはＢＹＰＡＳＳ信号及び入力符号信号（
ＩＮＳ　ＩＧＮ２）も貯蔵される。

第１の２５ビット多重化器４１及び第２の２５ビット多
重化器４２を使って、２つの被加数（前の部分からの仮
数及びアキュムレータ争レジスタ４０からの累算仮数）
がたどる通路を選択することである。前の部分からのＭ
ＵＸＳＥＬ２信号を多重化器４１．４２の両方に対する
選択信号として使う。ＭＵＸＳＥＬ２信号が作用してい
なければ、新しい数の仮数が第１の多重化器４１を通過
し、累算数の仮数が第２の多重化器４２を通過する。第
１項信号ＦＴ２が作用している場合、又は新しい数の指
数が累算されている最大の指数より小さい場合、何時で
もこうなる。他の全ての場合、２つの多重化器４１．４
２を通るデータの流れは逆になる。

第１項信号ＦＴ２が作動されると、第２の多重化器４２
にある全ての累算データがクリアされ、この為この多重
化器からの出力は全部ゼロになる。

この結果、新しい入力数がゼロに加算される。同様に、
第１の多重化器４１の出力は、ＭＵＸＣＬＲ２信号が作
用している場合はクリアされ、累算データがゼロに加算
される。

第１の多重化器４１の出力が２５ビット右シフト回路４
３に結合される。前の部分からのシフト・コードが、右
シフト回路４３に対する入力数をシフトする回数を制御
する。入力数が右シフトする時、最上位ビット（符号ビ
ット）の値を使って、シフトした数の高い方のビット位
置を埋め、その２の補数というデータ表示を保存する。

シフＩ・回路４３及び第２の多重化器４２の両方の出力
が、２６ビツト加算回路４４に対する入力として結合さ
れる。この加算回路の内部で、２つの入力数が、各々の
数の符号ビットを繰返すことによって、２５ビツトから
２６ビツトに長くされ、結果の符号が考えられるあらゆ
る被加数に対して有効となる様に保証する。ビット２６
は常に和に対する正しい符号になる。２６ビツト加算器
４４の出力は、２つの入力数の和、ビット２５がビット
２６と異なる場合に発生されるオーバフロー信号０ＦＬ
Ｗ２）及び新しい符号信号（ＮＳＩＧＮ２）で構成され
る。２６ビツト加算器４４の２５ビツト出力が２４ビッ
ト多重化器４５に結合され、多重化器４５の“Ａ”入力
が和のビット０乃至２３で構成され、多重化器４５の“
Ｂ＃大入力ビット１乃至２４で構成される様にする。オ
ーバフローが起らなければ、２４ビット多重化器４５の
“Ａ“入力が累算和として出力される。オーバフロー信
号が出ている場合、この信号が多重化器４４の“Ｂ”入
力を選んで出力する。（最下位ビットは無視する。） 前の部分から得られる最大の指数の値、２６ビツト加算
器４４からの新しい符号信号Ｎ５ＩＧＮ２）オーバフロ
ー信号０ＦＬＷ２）及び累算仮数が全て次のパイプライ
ン段に対するアキュムレータ・レジスタ４０に貯蔵され
る。オーバフロー信号０ＦＬＷ２は前のパイプライン部
分（指数比較及び２の補数部分）にも直ちに帰還される
。

アキュムレーターレジスタ４０に対するクロックが動作
なし信号Ｎ０ＯＰ２によってアンド・ゲート４６を通じ
て制御され、この信号が作用する時、アキュムレータ・
レジスタ４０の変化を防止する。

この発明の回路の次の部分は正規化部分である。

この部分に対する入力は、アキュムレータ・レジスタ４
０の出力である。正規化部分の目的は、累算和を浮動小
数点形式に変換することである。

アキュムレータ・レジスタ４０に貯蔵された仮数の２５
ビツトの内の２４個が条件つき１の補数回路５０（符号
ビットは使わない）に結合される。

更に、（符号ビットを含めた）仮数の２５ビット全部が
、第１の多重化器４１及び第２の多重化器４２に対する
入力として、前の累算部分に帰還される。

アキュムレータ４０からの新しい符号信号Ｎ５ＩＧＮ３
が、条件つき１の補数回路５０にある仮数が変更されず
に通過するか（正の数の場合）又は仮数のことごとくの
ビットを反転して１の補数の表示を形成するか（仮数が
負の場合）を決定する。（理想的には、仮数の２の補数
を求めるべきであるが、現在の技術に於ける時間の拘束
の為、１の補数回路を使っている。） 条件つき１の補数回路５０の出力が優先順位符号化器５
１及び左シフト装置５２に結合される。

左シフト装置５２が優先順位符号化器５１によって作動
される。優先順位符号化器５１は、条件つき１の補数回
路５０の出力にある先頭のゼロに数に等しいシフト−コ
ードを決定する。優先順位符号化器５２に対する入力の
全てのビットがゼロであって、ゼロの結果を表わす場合
、特別の信号ＺＥＲＯ３が作動される。優先順位符号化
器５１によって決定されたシフト・コードが左シフト装
置５２に結合され、これが１の補数回路５０の出力をシ
フト・コード分だけ左にシフトさせる。０が最下位ビッ
ト位置にシフトして入る。この為、左シフト装置５２の
出力は、初めにアキュムレーターレジスタ４０に貯蔵さ
れていた仮数を正規化した形になる。左シフト装置５２
に対する入力の先頭の全部のゼロがシフトして出てしま
うので、左シフト装置５２の出力の最上位ビットは、「
１」になる筈であるが、これが浮動小数点数表示の含意
の「１」として扱われ、捨てられる。然し、符号ビット
が左シフト装置５２の出力と併合されて、累算和に対す
る最終的な正規化した仮数を形成する。この符号ビット
が、回路が側路モードにない場合は、累算部分で計算さ
れた新しい符号信号Ｎ５ＩＧＮ３であり、その他の場合
は、側路モードが作用している場合、回路の初めの入力
数の入力符号ｌＮ５ＩＧＮ３である。後に述べた場合、
本質的に符号は回路の全てのレジスタ遅延装置を通過し
た元の入力の符号と同じである。２つの符号のどちらが
選択されるかは、１ビット多重化器５３の動作を制御す
るＢＹＰＡＳＳ信号によって決定される。この多重化器
の２つの入力が累算部分で発生された新しい符号信号と
初めの入力の符号である。

優先順位符号化器５１によって発生されたシフト・コー
ドは出力の指数を計算する為にも使われる。最初に、ア
キュムレータ・レジスタ４０に貯蔵されている一番大き
い指数ＬＧＥＸＰ３が加算回路５４に結合され、オーバ
フロー信号０ＦＬＷ３と加算される。オーバフロー信号
が作用している場合、実効的にこれによって最大の指数
が１だけ増加する。次に、加算器５４の出力を減算回路
５５の入力に結合する。この減算回路が新しい最大の指
数から、優先順位符号化器５１によって発生されたシフ
ト・コードを減算し、こうして正規化後の仮数の２進小
数点のシフトを勘定に入れて、指数を調節する。その後
、減算回路５５の出力が左シフト装置５２及び１ビット
多重化器５３の出力と併合され、回路が累算した完全な
浮動小数点数を形成する。この完全な数が、３２ビット
多重化器５６の入力に結合される。この多重化器に対す
る他方の入力は、装置の限界を表わす予定の信号で構成
される。３２ビット多重化器５６の出力を累算浮動小数
点数として、又はプラス或いはマイナス無限大の表示と
して又はゼロとして選択する「クランプ」信号が発生さ
れる。クランプ信号は、オア・ゲート５９によって発生
されるが、優先順位符号化器５１からのＺＥＲＯ３信号
が作用している場合、又は計算された指数が許容し得る
最大の指数より大きい場合、又は指数が負である場合、
又は指数ビットが全部０又は全部１であるが、回路は側
路モードにない場合に、作用する。

全ての場合に、３２ビット多重化器５６のｒＢＪ入力に
対する仮数は常に０に設定される。クランプ信号の値を
持つ指数は、累算数の指数が負である場合、優先順位符
号化器５１からのＺＥＲＯ３信号が作用している場合、
又は指数ビットが全部０である場合は、０である。クラ
ンプ信号の他の全ての場合、クランプ信号の値に対する
指数ビットは１に設定される。クランプ信号の符号は、
指数ビットが全部０であれば０であり、そうでなければ
符号はアキュムレータ・レジスタ４０からの新しい符号
信号Ｎ５ＩＧＮ３の値に等しい。

３２ビット多重化器５６の出力が出力レジスタ６０に結
合される。これが全体的な回路の出力になっている。出
力レジスタ６０に対するクロックか、動作なし信号Ｎ０
ＯＰ３及びＨＯＬＤＯＵＴ信号により、アンド・ゲート
６１を通じて制御される。この何れかの信号が作動され
ている場合、出力レジスタ６０に対する入力が不作動に
なり、回路全体の出力は変わらない。

この発明を好ましい実施例について説明したが、以上の
説明がこの発明を制約するものであると解してはならな
い。これまでの説明から、当業者には、この発明の好ま
しい実施例の種々の変更並びにその他の実施例が容易に
考えられよう。例えば、この発明の基本回路は非パイプ
ライン形の構成に容易に改造することが出来る。従って
、特許請求の範囲は、この発明の範囲内に属するこの様
な全ての変更を包括するものであることを承知されたい
。

【図面の簡単な説明】

第１図は従来のアキュムレータの構成を示すブロック図
、 第２ａ図及び第２ｂ図はこの発明のアキュムレータ回路
の詳しいブロック図である。 主な符号の説明 ３：入力レジスタ ２４：比較器 ２９：中間レジスタ ３２：クリア可能な多重化器 ４０：アキュムレータ・レジスタ ５１：優先順位符号化器 ５２：左シフト装置 ６０：出力レジスタ

Claims (1)

1. 【特許請求の範囲】 １）夫々符号、指数及び仮数で構成された多数の浮動小
   数点数を合算するパイプライン構成の浮動小数点数アキ
   ュムレータ回路に於て、 入力の浮動小数点数を受取って一時的に貯蔵する入力部
   分と、 該入力部分並びに中間レジスタの出力に結合されていて
   、入力数の指数並びに回路に前に累算された数値結果の
   指数の内の大きい方を表わすシフト・コードを決定する
   と共に、大きい方の指数及びシフト・コードを中間レジ
   スタに一時的に貯蔵する指数比較部分と、 該指数比較部分及びアキュムレータ・レジスタの出力に
   結合されていて、入力数並びに前に累算されている正規
   化されていない数値結果の内の小さい方の仮数をシフト
   ・コード分だけシフトして、両方の数の２進小数点を整
   合させると共に、整合させた２つの数を加算し、正規化
   されていない数値結果をアキュムレータ・レジスタに累
   算する累算部分と、 前記アキュムレータ・レジスタに結合されていて、累算
   部分の数値結果を正規化された浮動小数点数の形に変換
   する正規化部分と、 該正規化部分の出力に結合されていて、正規化された結
   果を出力レジスタに一時的に貯蔵すると共に、正規化さ
   れた結果を回路から出力する出力部分とを有するパイプ
   ライン構成の浮動小数点数アキュムレータ回路。 ２）特許請求の範囲１）に記載したパイプライン構成の
   浮動小数点数アキュムレータ回路に於て、前記指数比較
   部分が、入力数が負である場合、入力の仮数の２の補数
   を計算する条件つき２の補数回路を含んでいるパイプラ
   イン構成の浮動小数点数アキュムレータ回路。 ３）特許請求の範囲２）に記載したパイプライン構成の
   浮動小数点数アキュムレータ回路に於て、前記正規化部
   分が正規化されていない数値結果を正規化された形に変
   換する手段を含み、該手段は、結果が負である場合、数
   値結果の仮数の補数を計算する条件つきの補数回路と、 先頭の全てのゼロ・ビットがなくなるまで、結果の仮数
   をシフトする回路手段と、 ゼロを除くシフト回数だけ、数値結果の指数を調節する
   指数調節手段とで構成されているパイプライン構成の浮
   動小数点数アキュムレータ回路。 ４）特許請求の範囲１）に記載したパイプライン構成の
   浮動小数点数アキュムレータ回路に於て、前記正規化部
   分が正規化されていない数値結果を正規形に変換する手
   段を含み、該手段は、 先頭の全てのゼロ・ビットがなくなるまで、結果の仮数
   をシフトする回路手段と、 ゼロを除くシフト回数だけ、数値結果の指数を調節する
   指数調節手段とで構成されているパイプライン構成の浮
   動小数点数アキュムレータ回路。 ５）特許請求の範囲１）に記載したパイプライン構成の
   浮動小数点数アキュムレータ回路に於て、前記入力部分
   が時間多重化した順序で入力数の部分を受取る回路手段
   を含んでいるパイプライン構成の浮動小数点数アキュム
   レータ回路。 ６）特許請求の範囲１）に記載したパイプライン構成の
   浮動小数点数アキュムレータ回路に於て、前記指数比較
   部分が累算部分からの和がオーバフローした場合、シフ
   ト・コードを調節する回路手段を含んでいるパイプライ
   ン構成の浮動小数点数アキュムレータ回路。 ７）夫々符号、指数及び仮数で構成された多数の浮動小
   数点数を合算するパイプライン構成の浮動小数点数アキ
   ュムレータ回路に於て、 入力の浮動小数点数を受取って一時的に貯蔵する入力部
   分と、 該入力部分並びに中間レジスタの出力に結合されていて
   、前記入力数及び回路にそれまでに累算されている数値
   結果の指数の内の大きい方を表わすシフト・コードを決
   定し、入力数が負である場合、入力数の仮数の２の補数
   を計算し、その結果得られた仮数、大きい方の指数、及
   びシフト・コードを中間レジスタに一時的に貯蔵する指
   数比較及び２の補数部分と、 該指数比較部分及びアキュムレータ・レジスタの出力に
   結合されていて、前記入力数及びそれまでに累算されて
   いる正規化されていない数値結果の内の小さい方の仮数
   をシフト・コード分だけシフトして、両方の数の２進小
   数点を整合させると共に、整合させた２つの数を加算し
   て、正規化されていない数値結果をアキュムレータ・レ
   ジスタに累算する累算部分と、 前記アキュムレータ・レジスタに結合されていて、累算
   部分の数値結果を正規化された浮動小数点数の形に変換
   し、この為に、結果が負である場合、数値結果の仮数の
   補数を計算する条件つき補数回路、先頭の全てのゼロ・
   ビットがなくなるまで、結果の仮数をシフトする回路手
   段、及びゼロを除くシフト回数だけ、数値結果の指数を
   調節する指数調節手段で構成されている正規化部分と、
   該正規化部分の出力に結合されていて、正規化された結
   果を出力レジスタに一時的に貯蔵すると共に、正規化さ
   れた結果を回路から出力する出力部分とを有するパイプ
   ライン構成の浮動小数点数アキュムレータ回路。 ８）特許請求の範囲７）に記載したパイプライン構成の
   浮動小数点数アキュムレータ回路に於て、前記入力部分
   が時間多重化された順序で入力数の各部分を受取る回路
   手段を含んでいるパイプライン構成の浮動小数点数アキ
   ュムレータ回路。 ９）特許請求の範囲７）に記載したパイプライン構成の
   浮動小数点数アキュムレータ回路に於て、前記指数比較
   部分が前記累算部分からの和がオーバフローした場合、
   シフト・コードを調節する回路手段を含んでいる浮動小
   数点数アキュムレータ回路。 １０）夫々符号、指数及び仮数で構成された多数の浮動
   小数点数を合算する浮動小数点数アキュムレータ回路に
   於て、 入力浮動小数点数を受取る入力部分と、 該入力部分の出力並びに次に続く累算部分に結合されて
   いて、前記入力数の指数及びそれまでに回路に累算され
   ている数値結果の指数の内の大きい方を表わすシフト・
   コードを決定する指数比較部分と、 該指数比較部分及びアキュムレータ・レジスタの出力に
   結合されていて、前記入力数及びそれまでに累算されて
   いる正規化されていない数値結果の内の小さい方の仮数
   をシフト・コード分だけシフトして、両方の数の２進小
   数点を整合させ、整合させた２つの数を加算して正規化
   されていない数値結果をアキュムレータ・レジスタに累
   算する累算部分と、 前記アキュムレータ・レジスタに結合されていて、前記
   累算部分の数値結果を正規化された浮動小数点数の形に
   変換する正規化部分と、 該正規化部分の出力に結合されていて、正規化された結
   果を回路から出力する出力部分とを有する浮動小数点数
   アキュムレータ回路。