JPH03136166A - 演算回路 - Google Patents
演算回路Info
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- JPH03136166A JPH03136166A JP1276872A JP27687289A JPH03136166A JP H03136166 A JPH03136166 A JP H03136166A JP 1276872 A JP1276872 A JP 1276872A JP 27687289 A JP27687289 A JP 27687289A JP H03136166 A JPH03136166 A JP H03136166A
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- 238000009825 accumulation Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000001186 cumulative effect Effects 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/544—Indexing scheme relating to group G06F7/544
- G06F2207/5442—Absolute difference
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は演算回路に関し、特にクロック信号に同期して
２個の２の補数表示の２進数の差分の累積演算を実行す
る演算回路に関する。
２個の２の補数表示の２進数の差分の累積演算を実行す
る演算回路に関する。
従来技術によるかかる演算回路の第１の例のブロック図
を第３図に示す。
を第３図に示す。
この第１の従来例は、第１のＮビット入力端子２２を第
１のＮビット加算器１５の第１の入力と第１のＮビット
インバータ回路１４の入力に接続し、第２のＮビット入
力端子２３を第２のＮビットインバータ回路１３の入力
と第２のＮビット加算器１６の第２の入力に接続し、第
１のＮビットインバータ回路１４の出力を第２のＮビッ
ト加算器１６の第１の入力に接続し、第２のＮビットイ
ンバータ回路１３の出力を第１のＮビット加算器１５の
第２の入力に接続し、第１及び第２のＮビット加算器１
５．１６の桁上は入力に共に論理値で°゛１゛′を印加
し、第１及び第２のＮビット加算器１５．１６の出力を
それぞれＮビットセレクタ回路１７の第１及び第２の入
力に接続し、第１のＮビット加算器１５の最上位ビット
の出力をセレクタ回路１７の制御信号入力に接続し、Ｎ
ビットセレクタ回路１７の出力を第１のＮビット遅延回
路１８の入力に接続し、第１のＮビット遅延回路１８の
出力を第３のＮビット加算器１９の第１の入力に接続し
、第３のＮビット加算器１９の出力を第２のＮビット遅
延回路２０の入力に接続し、第２のＮビット遅延回路２
０の出力を出力端子２１と第３のＮビット加算器１つの
第２の入力に接続し、第１及び第２のＮビット遅延回路
１８，２０のクロック信号入力にクロック信号２４を接
続して構成されている。
１のＮビット加算器１５の第１の入力と第１のＮビット
インバータ回路１４の入力に接続し、第２のＮビット入
力端子２３を第２のＮビットインバータ回路１３の入力
と第２のＮビット加算器１６の第２の入力に接続し、第
１のＮビットインバータ回路１４の出力を第２のＮビッ
ト加算器１６の第１の入力に接続し、第２のＮビットイ
ンバータ回路１３の出力を第１のＮビット加算器１５の
第２の入力に接続し、第１及び第２のＮビット加算器１
５．１６の桁上は入力に共に論理値で°゛１゛′を印加
し、第１及び第２のＮビット加算器１５．１６の出力を
それぞれＮビットセレクタ回路１７の第１及び第２の入
力に接続し、第１のＮビット加算器１５の最上位ビット
の出力をセレクタ回路１７の制御信号入力に接続し、Ｎ
ビットセレクタ回路１７の出力を第１のＮビット遅延回
路１８の入力に接続し、第１のＮビット遅延回路１８の
出力を第３のＮビット加算器１９の第１の入力に接続し
、第３のＮビット加算器１９の出力を第２のＮビット遅
延回路２０の入力に接続し、第２のＮビット遅延回路２
０の出力を出力端子２１と第３のＮビット加算器１つの
第２の入力に接続し、第１及び第２のＮビット遅延回路
１８，２０のクロック信号入力にクロック信号２４を接
続して構成されている。
第３図中で入力端子２２．２３に印加するデータがそれ
ぞれ２の補数表示の２進数Ａ、Ｂであるとすると、第１
のＮビット加算器１５の出力は（Ａ十Ｂ＝１ ） −（
Ａ−Ｂ＞ 、第２のＮビット加算器１６の出力は（Ｂ＋
Ａ＋１ ） −（Ｂ−Ａ）となる。さらに、Ｎビットセ
レクタ回路１７の制御信号により、第１のＮビット加算
器１５の出力の最上位ビットが論理値“０パの時Ｎビッ
トセレクタ回路１７の出力に第１のＮビット加算器１５
の出力、即ち（Ａ−Ｂ）が出力される。また、第１のＮ
ビット加算器１５の出力の最上位ビットが論理値パ１“
′の時Ｎビットセレクタ１７の出力に第２のＮビット加
算器１６の出力、即ち（Ｂ−Ａ）が出力される。したが
って、Ｎビット遅延回路１８の出力にはクロック信号２
４に同期して（ＡＢ）または（Ｂ−Ａ）の何れが正の方
、即ち、（Ａ−Ｂ）の結果の絶対値、ｌ Ａ−Ｂ Ｉが
出力される。さらに、Ｎビット加算器１９．Ｎビット遅
延回路２０により、クロック信号２４に同期して、Ｎヒ
ツト遅延回路１８の出力ＩＡ−Ｂ ｌが累積されて出力
端子２１に累積結果、Σｌ Ａ−Ｂ ｌが出力される。
ぞれ２の補数表示の２進数Ａ、Ｂであるとすると、第１
のＮビット加算器１５の出力は（Ａ十Ｂ＝１ ） −（
Ａ−Ｂ＞ 、第２のＮビット加算器１６の出力は（Ｂ＋
Ａ＋１ ） −（Ｂ−Ａ）となる。さらに、Ｎビットセ
レクタ回路１７の制御信号により、第１のＮビット加算
器１５の出力の最上位ビットが論理値“０パの時Ｎビッ
トセレクタ回路１７の出力に第１のＮビット加算器１５
の出力、即ち（Ａ−Ｂ）が出力される。また、第１のＮ
ビット加算器１５の出力の最上位ビットが論理値パ１“
′の時Ｎビットセレクタ１７の出力に第２のＮビット加
算器１６の出力、即ち（Ｂ−Ａ）が出力される。したが
って、Ｎビット遅延回路１８の出力にはクロック信号２
４に同期して（ＡＢ）または（Ｂ−Ａ）の何れが正の方
、即ち、（Ａ−Ｂ）の結果の絶対値、ｌ Ａ−Ｂ Ｉが
出力される。さらに、Ｎビット加算器１９．Ｎビット遅
延回路２０により、クロック信号２４に同期して、Ｎヒ
ツト遅延回路１８の出力ＩＡ−Ｂ ｌが累積されて出力
端子２１に累積結果、Σｌ Ａ−Ｂ ｌが出力される。
第４図に第２の従来例のブロック図を示す。
第４図に示す従来例は１加算器２９及びＮビットインバ
ータ回路３０を用いることにより第３図における差分演
算回路における加算器数を１個に削減したものであり、
第３図の従来例と同様にＮビット遅延回路１８の出力に
は（Ａ−Ｂ）の絶対値、］Ａ−Ｂ ｌが出力され、Ｎビ
ット加算器１９及びＮビット遅延回路２０により、出力
端子２１には差分累積結果、ΣＩＡ−Ｂｌが出力される
。
ータ回路３０を用いることにより第３図における差分演
算回路における加算器数を１個に削減したものであり、
第３図の従来例と同様にＮビット遅延回路１８の出力に
は（Ａ−Ｂ）の絶対値、］Ａ−Ｂ ｌが出力され、Ｎビ
ット加算器１９及びＮビット遅延回路２０により、出力
端子２１には差分累積結果、ΣＩＡ−Ｂｌが出力される
。
しかし、第３図に示す従来例では差分計算のためにＮビ
ット加算器が２個必要であり、このため素子数が増加し
、消費電流も増加するという欠点があった。また、第４
図に示す従来例においてはＮビット加算器数が１個削減
されているが１加算器２９がＮビット加算器２８に直列
に接続されており、大幅な素子数、消費電流の削減が実
現されておらず、またＮビット加算器２８と１加算器２
９の直列接続により、差分演算回路における伝播遅延時
間、即ち演算時間が長くなるという欠点があった。
ット加算器が２個必要であり、このため素子数が増加し
、消費電流も増加するという欠点があった。また、第４
図に示す従来例においてはＮビット加算器数が１個削減
されているが１加算器２９がＮビット加算器２８に直列
に接続されており、大幅な素子数、消費電流の削減が実
現されておらず、またＮビット加算器２８と１加算器２
９の直列接続により、差分演算回路における伝播遅延時
間、即ち演算時間が長くなるという欠点があった。
本発明の演算回路は、第１のＮビット（Ｎは２以上の整
数）の入力端子を第１の入力に接続した第１のＮビット
加算器と、第２のＮビットの入力端子を入力に接続し出
力を前記第１のＮビット加算器の第２の入力に接続した
第１のＮビットインバータ回路と、前記第１のＮビット
加算器の出力を入力に接続した第２のＮビットインバー
タ回路と、この第２のＮビットインバータ回路の出力を
第１の入力に接続し前記第１のＮビット加算器の出力を
第２の入力に接続し前記第１のＮビット加算器の出力の
最上位ビットを制御入力としたＮビットセレクタ回路と
、前記第１のＮビット加算器の出力の前記最上位ビット
を入力に接続したインバータ回路と、このインバータ回
路の出力を桁上げ入力に接続し前記Ｎビットセレクタ回
路の出力を第１の入力に接続した第２のＮビット加算器
と、この第２のＮビット加算器の出力を入力に接続し出
力をＮビット出力端子及び前記第２のＮビット加算器の
第２の入力に接続したＮビット遅延回路とを備えて構成
される。
数）の入力端子を第１の入力に接続した第１のＮビット
加算器と、第２のＮビットの入力端子を入力に接続し出
力を前記第１のＮビット加算器の第２の入力に接続した
第１のＮビットインバータ回路と、前記第１のＮビット
加算器の出力を入力に接続した第２のＮビットインバー
タ回路と、この第２のＮビットインバータ回路の出力を
第１の入力に接続し前記第１のＮビット加算器の出力を
第２の入力に接続し前記第１のＮビット加算器の出力の
最上位ビットを制御入力としたＮビットセレクタ回路と
、前記第１のＮビット加算器の出力の前記最上位ビット
を入力に接続したインバータ回路と、このインバータ回
路の出力を桁上げ入力に接続し前記Ｎビットセレクタ回
路の出力を第１の入力に接続した第２のＮビット加算器
と、この第２のＮビット加算器の出力を入力に接続し出
力をＮビット出力端子及び前記第２のＮビット加算器の
第２の入力に接続したＮビット遅延回路とを備えて構成
される。
次に、本発明について図面を用いて説明する。
第１図は本発明の第１の実施例を示すブロック図である
。
。
この第１の実施例は、第１のＮビット（Ｎは２以上の整
数）の入力端子１１を第１のＮビット加算器２の第１の
入力に接続し、第２のＮビット入力端子１２を第１のＮ
ビットインバータ回路１の入力に接続し、第１のＮビッ
トインバータ回路１の出力を第１のＮビット加算器２の
第２の入力に接続し、第１のＮビット加算器２の出力を
第２のＮビットインバータ回路３の入力とＮビットセレ
クタ回路４の第１の入力に接続し、第２のＮビットイン
バータ回路３の出力をＮビットセレクタ回路４の第２の
入力に接続し、第１のＮビット加算器２の出力の最上位
ビットをＮビットセレクタ回路４の制御入力と１ビツト
遅延回路６の入力に接続し、Ｎビットセレクタ回路４の
出力を第１のＮビット遅延回路５の入力に接続し、第１
のＮビット遅延回路５の出力を第２のＮビット加算器７
の第１の入力に接続し、１ビツト遅延回路６の出力をイ
ンバータ回路８の入力に接続し、インバータ回路８の出
力を第２のＮビット遅延回路９の入力に接続し、第２の
Ｎビット加算器７の出力を第２のＮビット遅延回路９の
入力に接続し、第２のＮビット遅延回路９の出力を第２
のＮビット加算器７の第２の入力とＮビット出力端子１
０に接続し、クロック信号２４を車１．第２のＮビット
遅延回路５．９及び１ビツト遅延回路６のクロック信号
入力に接続して構成されている。
数）の入力端子１１を第１のＮビット加算器２の第１の
入力に接続し、第２のＮビット入力端子１２を第１のＮ
ビットインバータ回路１の入力に接続し、第１のＮビッ
トインバータ回路１の出力を第１のＮビット加算器２の
第２の入力に接続し、第１のＮビット加算器２の出力を
第２のＮビットインバータ回路３の入力とＮビットセレ
クタ回路４の第１の入力に接続し、第２のＮビットイン
バータ回路３の出力をＮビットセレクタ回路４の第２の
入力に接続し、第１のＮビット加算器２の出力の最上位
ビットをＮビットセレクタ回路４の制御入力と１ビツト
遅延回路６の入力に接続し、Ｎビットセレクタ回路４の
出力を第１のＮビット遅延回路５の入力に接続し、第１
のＮビット遅延回路５の出力を第２のＮビット加算器７
の第１の入力に接続し、１ビツト遅延回路６の出力をイ
ンバータ回路８の入力に接続し、インバータ回路８の出
力を第２のＮビット遅延回路９の入力に接続し、第２の
Ｎビット加算器７の出力を第２のＮビット遅延回路９の
入力に接続し、第２のＮビット遅延回路９の出力を第２
のＮビット加算器７の第２の入力とＮビット出力端子１
０に接続し、クロック信号２４を車１．第２のＮビット
遅延回路５．９及び１ビツト遅延回路６のクロック信号
入力に接続して構成されている。
ここで、Ｎビット入力端子１１及び１２に２の補数表示
の２進数データＡ、Ｂを印加すると、Ｎビット加算器２
の出力は（Ａ＋Ｂ） −（Ａ−８１） −（Ｂ−Ａ）と
なる。さらに、Ｎビットセレクタ回路４により、Ｎビッ
ト加算器２の出力の最上位ヒツトが論理値て“］゛のと
き、即ち、Ｎビット加算器２の出力が負、即ち、（Ａ−
Ｂ−１）く０のとき、Ｎビットセレクタ回路４の出力は
Ｎビットインバータ回路３の出力、即ち（Ｂ−Ａ）を出
力する。一方、Ｎビット加算器２の出力の最上位ヒツト
が論理値で“０゛′のとき、Ｎビットセレクタ回路４の
出力はＮピッ１−加算器２の出力、即ち（Ａ−Ｂ−１＞
を出力する。したがって、Ｎビット遅延回路５の出力に
はクロック信号２４に同期して（Ａ−Ｂ−１）または（
Ｂ−Ａ）の値が出力される。一方、１ビツト遅延回路６
の出力にはＮビット加算器２の出力の最上位ビット、即
ち、Ｎビット遅延回路５から出力される値を選択した信
号が、Ｎビット遅延回路５から出力される値とともに、
出力される。ここで、Ｎビット遅延回路５が（Ｂ−Ａ）
を出力しているときは１ビツト遅延回路６は論理値“′
１゛を出力する。Ｎビット遅延回路９の出力値をＣとす
るとＮビット加算器７では（Ｂ−Ａ） 十Ｃを計算する
。またＮビット遅延回路５の出力が（Ａ−Ｂ〜１）のと
き、１ビツト遅延回路８の出力は論理値で“０“′とな
る。このときはＮビット加算器７では（Ａ−Ｂ−１）十
Ｃ＋１−（Ａ−Ｂ）＋Ｃを計算する。つまり、Ｎビット
加算器７とインバータ回路８．Ｎビット遅延回路９によ
り差分の累積演算が実行され、出力端子１０にはクロッ
ク信号２４に同期して、差分累積演算結果、ΣＩＡ−Ｂ
１が出力される。以上のようにして２個のＮビット加算
器とセレクタ回路、遅延回路を用いて差分累積演算回路
が実現できる。
の２進数データＡ、Ｂを印加すると、Ｎビット加算器２
の出力は（Ａ＋Ｂ） −（Ａ−８１） −（Ｂ−Ａ）と
なる。さらに、Ｎビットセレクタ回路４により、Ｎビッ
ト加算器２の出力の最上位ヒツトが論理値て“］゛のと
き、即ち、Ｎビット加算器２の出力が負、即ち、（Ａ−
Ｂ−１）く０のとき、Ｎビットセレクタ回路４の出力は
Ｎビットインバータ回路３の出力、即ち（Ｂ−Ａ）を出
力する。一方、Ｎビット加算器２の出力の最上位ヒツト
が論理値で“０゛′のとき、Ｎビットセレクタ回路４の
出力はＮピッ１−加算器２の出力、即ち（Ａ−Ｂ−１＞
を出力する。したがって、Ｎビット遅延回路５の出力に
はクロック信号２４に同期して（Ａ−Ｂ−１）または（
Ｂ−Ａ）の値が出力される。一方、１ビツト遅延回路６
の出力にはＮビット加算器２の出力の最上位ビット、即
ち、Ｎビット遅延回路５から出力される値を選択した信
号が、Ｎビット遅延回路５から出力される値とともに、
出力される。ここで、Ｎビット遅延回路５が（Ｂ−Ａ）
を出力しているときは１ビツト遅延回路６は論理値“′
１゛を出力する。Ｎビット遅延回路９の出力値をＣとす
るとＮビット加算器７では（Ｂ−Ａ） 十Ｃを計算する
。またＮビット遅延回路５の出力が（Ａ−Ｂ〜１）のと
き、１ビツト遅延回路８の出力は論理値で“０“′とな
る。このときはＮビット加算器７では（Ａ−Ｂ−１）十
Ｃ＋１−（Ａ−Ｂ）＋Ｃを計算する。つまり、Ｎビット
加算器７とインバータ回路８．Ｎビット遅延回路９によ
り差分の累積演算が実行され、出力端子１０にはクロッ
ク信号２４に同期して、差分累積演算結果、ΣＩＡ−Ｂ
１が出力される。以上のようにして２個のＮビット加算
器とセレクタ回路、遅延回路を用いて差分累積演算回路
が実現できる。
第２図は本発明による第２の実施例を示すブロック図で
ある。第２図に示す実施例は、第１図に示す実施例から
Ｎビット遅延回路５及び１ビツト遅延回路６を削除した
ものであり、差分累積演算を１クロツクで実行する。
ある。第２図に示す実施例は、第１図に示す実施例から
Ｎビット遅延回路５及び１ビツト遅延回路６を削除した
ものであり、差分累積演算を１クロツクで実行する。
以上説明したように本発明によれば、第１のＮビット（
Ｎは２以上の整数）の入力端子を第１のＮビット加算器
の第１の入力に接続し、Ｎビットの第２の入力端子を第
１のＮビットインバー２回 ０ 路の入力に接続し、第１のＮビットインバータ回路の出
力を第１のＮヒツト加算器の第２の入力に接続し、第１
のＮビット加算器の出力を第２のＮビットインバータ回
路の入力とＮビットセレクタ回路の第１の入力に接続し
、第２のＮビットインバータ回路の出力をＮビットセレ
クタ回路の第２の入力に接続し、第１のＮビット加算器
の出力の最上位ビットをＮビットセレクタ回路の制御入
力とインバータ回路の入力に接続し、Ｎビットセレクタ
回路の出力を第２のＮビット加算器の第１の入力に接続
し、インバータ回路の出力を第２のＮビット加算器の桁
上げ入力に接続し、第２のＮビット加算器の出力をＮビ
ット遅延回路の入力に接続し、Ｎビット遅延回路の出力
を第２のＮビット加算器の第２の入力とＮビット出力端
子に接続し、クロック信号をＮビット遅延回路のクロッ
ク信号入力に接続して差分累積演算回路を構成すること
により、高速で素子数が少なく、低消費電流の差分累積
演算回路を提供することができる。
Ｎは２以上の整数）の入力端子を第１のＮビット加算器
の第１の入力に接続し、Ｎビットの第２の入力端子を第
１のＮビットインバー２回 ０ 路の入力に接続し、第１のＮビットインバータ回路の出
力を第１のＮヒツト加算器の第２の入力に接続し、第１
のＮビット加算器の出力を第２のＮビットインバータ回
路の入力とＮビットセレクタ回路の第１の入力に接続し
、第２のＮビットインバータ回路の出力をＮビットセレ
クタ回路の第２の入力に接続し、第１のＮビット加算器
の出力の最上位ビットをＮビットセレクタ回路の制御入
力とインバータ回路の入力に接続し、Ｎビットセレクタ
回路の出力を第２のＮビット加算器の第１の入力に接続
し、インバータ回路の出力を第２のＮビット加算器の桁
上げ入力に接続し、第２のＮビット加算器の出力をＮビ
ット遅延回路の入力に接続し、Ｎビット遅延回路の出力
を第２のＮビット加算器の第２の入力とＮビット出力端
子に接続し、クロック信号をＮビット遅延回路のクロッ
ク信号入力に接続して差分累積演算回路を構成すること
により、高速で素子数が少なく、低消費電流の差分累積
演算回路を提供することができる。
第１図及び第２図は本発明による演算回路の第１及び第
２の実施例を示すブロック図であり、第３図及び第４図
は従来技術による演算回路の第１及び第２の例のブロッ
ク図である。 １．３，８，１３，１４，２７．３０・・・インバータ
回路、２，７，１５，１６，１９．２８・・・加算器、
４，１７．３１・・・セレクタ回路、５，６゜９．１８
．２０・・・遅延回路、１０．２１・・・出力端子、１
１，１２，２２，２３．２５．２６・・・入力端子、２
４・・・クロック信号、２９・・・１加算器。
２の実施例を示すブロック図であり、第３図及び第４図
は従来技術による演算回路の第１及び第２の例のブロッ
ク図である。 １．３，８，１３，１４，２７．３０・・・インバータ
回路、２，７，１５，１６，１９．２８・・・加算器、
４，１７．３１・・・セレクタ回路、５，６゜９．１８
．２０・・・遅延回路、１０．２１・・・出力端子、１
１，１２，２２，２３．２５．２６・・・入力端子、２
４・・・クロック信号、２９・・・１加算器。
Claims (1)
- 第１のＮビット（Ｎは２以上の整数）の入力端子を第
１の入力に接続した第１のＮビット加算器と、第２のＮ
ビットの入力端子を入力に接続し出力を前記第１のＮビ
ット加算器の第２の入力に接続した第１のＮビットイン
バータ回路と、前記第１のＮビット加算器の出力を入力
に接続した第２のＮビットインバータ回路と、この第２
のＮビットインバータ回路の出力を第１の入力に接続し
前記第１のＮビット加算器の出力を第２の入力に接続し
前記第１のＮビット加算器の出力の最上位ビットを制御
入力としたＮビットセレクタ回路と、前記第１のＮビッ
ト加算器の出力の前記最上位ビットを入力に接続したイ
ンバータ回路と、このインバータ回路の出力を桁上げ入
力に接続し前記Ｎビットセレクタ回路の出力を第１の入
力に接続した第２のＮビット加算器と、この第２のＮビ
ット加算器の出力を入力に接続し出力をＮビット出力端
子及び前記第２のＮビット加算器の第２の入力に接続し
たＮビット遅延回路とを備えたことを特徴とする演算回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1276872A JPH03136166A (ja) | 1989-10-23 | 1989-10-23 | 演算回路 |
| CA002028230A CA2028230C (en) | 1989-10-23 | 1990-10-22 | Arithmetic circuit for calculating and accumulating absolute values of the difference between two numerical values |
| EP19900120197 EP0424838A3 (en) | 1989-10-23 | 1990-10-22 | Arithmetic circuit for calculating and accumulating absolute values of the difference between two numerical values |
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