JPS59139448A - 浮動小数点乗算装置 - Google Patents
浮動小数点乗算装置Info
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- JPS59139448A JPS59139448A JP58013460A JP1346083A JPS59139448A JP S59139448 A JPS59139448 A JP S59139448A JP 58013460 A JP58013460 A JP 58013460A JP 1346083 A JP1346083 A JP 1346083A JP S59139448 A JPS59139448 A JP S59139448A
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- JP
- Japan
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- adder
- output
- signal line
- sum
- multiplicand
- Prior art date
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
- G06F7/487—Multiplying; Dividing
- G06F7/4876—Multiplying
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49905—Exception handling
- G06F7/4991—Overflow or underflow
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49936—Normalisation mentioned as feature only
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は浮動小数点乗算装置、特にＩＥＥＥ標準フォー
マットに準拠する浮動小数点乗算における指数部分の演
算を高速に行ない、オーバーフロー及びアンダーフロー
検知信号を迅速に得るようにした浮動小数点乗算装置に
関するものである。
マットに準拠する浮動小数点乗算における指数部分の演
算を高速に行ない、オーバーフロー及びアンダーフロー
検知信号を迅速に得るようにした浮動小数点乗算装置に
関するものである。
従来例の構成とその問題点
浮動小数点乗算装置の指数部演算においては、一般に指
数部分の加算を行ない、その後仮数部分演算によって生
成される正規化のためのシフト信号が到達してからさら
にこの加算を行ないこの後にオーバーフロー及びアンダ
ーフローの検出を行なっている１Ｊ 以下に従来の浮動小数点乗算装置の指数部演算器につい
て第１図とともに説明する。第１図において、１は乗数
の指数部Ｅｘと被乗数の指数部Ｅｙとを加算する指数部
加算器、２は乗数の仮数部ｘと被乗数の仮数部ＭＹとの
乗算によって生成される指数部分の正規化のための＋１
加算信号線、３は＋１加算信号線２の信号に応じて＋１
もしくは＋○を指数部加算器１の出力に加算する＋１加
算器、４は＋１加算器３の出力を所定の数値と比較して
乗算結果のオーバーフローもしくはアンダーフローを検
出する検出器であり、５，６は夫々検出器４から出力さ
れるアンダーフロー検出信号線、オーバーフロー検出信
号線である。第１図に示す如き従来の指数部演算器はＥ
ｘとＥ７との加算を行ないしかる後仮数部演算によって
得られる正規化のための＋１加算信号の到来を待って指
数部演算を終了する。オーバーフロー及びアンダーフロ
ーの検出は指数部演算が完全に終了してから行なわれる
。一般に浮動小数点乗算においては、仮数部演算が終了
した後指数部演算を行なうため、指数部演算時間を短縮
することによって全体の乗算時間を短縮することができ
る。
数部分の加算を行ない、その後仮数部分演算によって生
成される正規化のためのシフト信号が到達してからさら
にこの加算を行ないこの後にオーバーフロー及びアンダ
ーフローの検出を行なっている１Ｊ 以下に従来の浮動小数点乗算装置の指数部演算器につい
て第１図とともに説明する。第１図において、１は乗数
の指数部Ｅｘと被乗数の指数部Ｅｙとを加算する指数部
加算器、２は乗数の仮数部ｘと被乗数の仮数部ＭＹとの
乗算によって生成される指数部分の正規化のための＋１
加算信号線、３は＋１加算信号線２の信号に応じて＋１
もしくは＋○を指数部加算器１の出力に加算する＋１加
算器、４は＋１加算器３の出力を所定の数値と比較して
乗算結果のオーバーフローもしくはアンダーフローを検
出する検出器であり、５，６は夫々検出器４から出力さ
れるアンダーフロー検出信号線、オーバーフロー検出信
号線である。第１図に示す如き従来の指数部演算器はＥ
ｘとＥ７との加算を行ないしかる後仮数部演算によって
得られる正規化のための＋１加算信号の到来を待って指
数部演算を終了する。オーバーフロー及びアンダーフロ
ーの検出は指数部演算が完全に終了してから行なわれる
。一般に浮動小数点乗算においては、仮数部演算が終了
した後指数部演算を行なうため、指数部演算時間を短縮
することによって全体の乗算時間を短縮することができ
る。
しかしながら上記の例では、指数部正規化信号（＋１加
算信号に相当する）が到来してから＋１加算を行ない、
この出力をもってオーバーフロー及びアンダーフロー検
出を行なうため、仮数部演算が終了してから全乗算結果
を得るまで比較的長い時間が必要であり、浮動小数点乗
算を高速に行なう上で好ましくなかった。
算信号に相当する）が到来してから＋１加算を行ない、
この出力をもってオーバーフロー及びアンダーフロー検
出を行なうため、仮数部演算が終了してから全乗算結果
を得るまで比較的長い時間が必要であり、浮動小数点乗
算を高速に行なう上で好ましくなかった。
発明の目的
本発明はこのような従来の問題に鑑み、収部部演算によ
って得られる指数部正規化信号の到来から指数部処理を
終了するまでに要する時間を極力短かくすることのでき
る浮動小数点乗算装置を提供することを目的とする。
って得られる指数部正規化信号の到来から指数部処理を
終了するまでに要する時間を極力短かくすることのでき
る浮動小数点乗算装置を提供することを目的とする。
発明の構成
本発明は、乗数の指数部と被乗数の指数部と所定の定数
との第１の和と、この和にさらに１を加えた第２の和と
、前記２つの和の特定な値を検知する検出信号とを用意
することによって、指数部正規化信号の到来後直ちに指
数部演算結果を得るものである。
との第１の和と、この和にさらに１を加えた第２の和と
、前記２つの和の特定な値を検知する検出信号とを用意
することによって、指数部正規化信号の到来後直ちに指
数部演算結果を得るものである。
実施例の説明
第２図は本発明の実施例におけるＩＥＥＥ標準フォーマ
ットに基づく浮動小数点乗算を行う乗算器の指数部演算
器の構成を示す。指数部分は８ピツトのデータ巾を持つ
ものとする。第２図において１１は乗数の指数部Ｅｘと
被乗数の指数部Ｅｙと１６進数表示で８１（以下８１Ｈ
と表わす）を加算する１０ビツト中の加算器、１２は加
算器１１の出力に更に１を加える１０ビツト巾の加算器
、１３は仮数乗算の結果指数部正規化が必要な時高論理
レベル（以下”Ｈ”と略す）となる信号線１４は信号線
１３が低論理レベル（以下”Ｌ”と略す。）かつ加算器
１１の出力が１００Ｈか、もしくは上位２ビツトが００
である場合に信号線１６にアンダーロー検出信号線出力
するアンダーロー検出器、１５は加算器１２の最上位ビ
ットが１であるが、もしくは信号線１３が”Ｈ”かつ加
算器の下位９ビツトが１ＦＦＨである場合に信号線１７
にオーバーフロー検出信号を出力するオーバーフロー検
出器、１６はアンダーフロー検出信号線、１７はオーバ
ーフロー検出信号線、１８は信号線１３がＨ１＋の場合
に加算器１２の出力をＩ、Ｉ＋の場合に加算器１１の出
力を出力するセレクタである。
ットに基づく浮動小数点乗算を行う乗算器の指数部演算
器の構成を示す。指数部分は８ピツトのデータ巾を持つ
ものとする。第２図において１１は乗数の指数部Ｅｘと
被乗数の指数部Ｅｙと１６進数表示で８１（以下８１Ｈ
と表わす）を加算する１０ビツト中の加算器、１２は加
算器１１の出力に更に１を加える１０ビツト巾の加算器
、１３は仮数乗算の結果指数部正規化が必要な時高論理
レベル（以下”Ｈ”と略す）となる信号線１４は信号線
１３が低論理レベル（以下”Ｌ”と略す。）かつ加算器
１１の出力が１００Ｈか、もしくは上位２ビツトが００
である場合に信号線１６にアンダーロー検出信号線出力
するアンダーロー検出器、１５は加算器１２の最上位ビ
ットが１であるが、もしくは信号線１３が”Ｈ”かつ加
算器の下位９ビツトが１ＦＦＨである場合に信号線１７
にオーバーフロー検出信号を出力するオーバーフロー検
出器、１６はアンダーフロー検出信号線、１７はオーバ
ーフロー検出信号線、１８は信号線１３がＨ１＋の場合
に加算器１２の出力をＩ、Ｉ＋の場合に加算器１１の出
力を出力するセレクタである。
ＩＥＥＥ標準フォーマットに於ける単精度浮動小数点デ
ータは Ｓ Ｅ−１２７ （−１）・２ ・（１・Ｆ） ・・・・・
・（１）なる形式を持つ。この式に於いて、Ｓは符号ピ
ッ１、Ｅは１’ ２７ （７Ｆ Ｈ）だけ正方向へ偏位
された８ビツト巾の指数データ、Ｆは２３ビ、ントの仮
数部データであり、オーバーフローは、 １２８≦（Ｅ−１２７） ・・・・・
剃アンダーフローは、 （Ｅ−１２７）≦−１２７・・・・・・（鴫の範囲と定
められている。ここで乗数ｘ１被乗数Ｙを、 Ｘ＝（−１）８ｘ−２ＥＸ−１２７−（１、ＦＸ）−（
４）Ｙ＝（−１）８ｙ・２ Ｅ ｙ １２７・（１，Ｆ
ｙ）・・・（５）とすると乗算結果Ｐは次式の如く表わ
される。
ータは Ｓ Ｅ−１２７ （−１）・２ ・（１・Ｆ） ・・・・・
・（１）なる形式を持つ。この式に於いて、Ｓは符号ピ
ッ１、Ｅは１’ ２７ （７Ｆ Ｈ）だけ正方向へ偏位
された８ビツト巾の指数データ、Ｆは２３ビ、ントの仮
数部データであり、オーバーフローは、 １２８≦（Ｅ−１２７） ・・・・・
剃アンダーフローは、 （Ｅ−１２７）≦−１２７・・・・・・（鴫の範囲と定
められている。ここで乗数ｘ１被乗数Ｙを、 Ｘ＝（−１）８ｘ−２ＥＸ−１２７−（１、ＦＸ）−（
４）Ｙ＝（−１）８ｙ・２ Ｅ ｙ １２７・（１，Ｆ
ｙ）・・・（５）とすると乗算結果Ｐは次式の如く表わ
される。
ｐ＝ｘ＠ｙ
＝（−ｊ ）Ｓｘ＋Ｓｙ 、２（Ｅｘ＋Ｅｙ−１２７、
）−１２７，（１，ＦＸ）、（１、ＦｙＴ＝（−１）８
Ｐ・２ＥＰ−１２７・（１，ＦＰ） ・・・・・・
（６）（＠式において■は排他的論理和を表わすものと
する。仮数（１，Ｆ）は、１≦（１，Ｆ）＜２の範囲に
あるためＸとＹの仮数の積は １≦（１、Ｆｘ）、（１，Ｆｙ）＜４ の範囲をとり ２≦（１，Ｆｘ）、（１，Ｆｙ）＜４ の範囲においては正規化を行ない指数部に１を加える必
要がある。この信号を伝搬する信号線が信号線１３であ
る。一方、ＥＰの計算は−１２７を補数で表わして１２
９（８１Ｈ）をＥｘ＋Ｅｙに加算することによって加算
器１１に於いて得られる。仮数の乗算結果によっては前
述した如く更に１を加える必要があり、この結果は加算
器１２に於いて得られる。指数部の演算結果は信号線１
３の信号が”Ｈｕの場合加算器１２からＬ１１の場合加
算器１１からセレクタ１８を経て出力される。
）−１２７，（１，ＦＸ）、（１、ＦｙＴ＝（−１）８
Ｐ・２ＥＰ−１２７・（１，ＦＰ） ・・・・・・
（６）（＠式において■は排他的論理和を表わすものと
する。仮数（１，Ｆ）は、１≦（１，Ｆ）＜２の範囲に
あるためＸとＹの仮数の積は １≦（１、Ｆｘ）、（１，Ｆｙ）＜４ の範囲をとり ２≦（１，Ｆｘ）、（１，Ｆｙ）＜４ の範囲においては正規化を行ない指数部に１を加える必
要がある。この信号を伝搬する信号線が信号線１３であ
る。一方、ＥＰの計算は−１２７を補数で表わして１２
９（８１Ｈ）をＥｘ＋Ｅｙに加算することによって加算
器１１に於いて得られる。仮数の乗算結果によっては前
述した如く更に１を加える必要があり、この結果は加算
器１２に於いて得られる。指数部の演算結果は信号線１
３の信号が”Ｈｕの場合加算器１２からＬ１１の場合加
算器１１からセレクタ１８を経て出力される。
オーバーフローは（功式及び（＠式よりＥｐ≧１２８＋
２ 、１２７＋１２９１＝５１１ （Ｉ Ｆ ＦＨ）・
・・・・・（力の範囲となる。すなわちＥＰを１０ビツ
ト巾の数とすると、ＥＰが１ＦＦＨかもしくはＥｐの最
上位ビットが１の場合にオーバーフローとなる。これは
次の２項目ａ、ｂと等価であり、 （ａ）信号線１３の信号が“Ｌ”の場合加算器１２の出
力が５１２ （２００Ｈ）以上。すなわち加算器１２の
出力の最上位ビットが１゜ （ゆ 信号線１３の信号がＨ”の場合加算器１２の出力
が５１１ （ＩＦＦＨ）以上。すなわち加算器１２の出
力の最上位ビットが１であるかもしくは下位９ビツトが
１ＦＦＨ０ 検出器１５によって検出される。
２ 、１２７＋１２９１＝５１１ （Ｉ Ｆ ＦＨ）・
・・・・・（力の範囲となる。すなわちＥＰを１０ビツ
ト巾の数とすると、ＥＰが１ＦＦＨかもしくはＥｐの最
上位ビットが１の場合にオーバーフローとなる。これは
次の２項目ａ、ｂと等価であり、 （ａ）信号線１３の信号が“Ｌ”の場合加算器１２の出
力が５１２ （２００Ｈ）以上。すなわち加算器１２の
出力の最上位ビットが１゜ （ゆ 信号線１３の信号がＨ”の場合加算器１２の出力
が５１１ （ＩＦＦＨ）以上。すなわち加算器１２の出
力の最上位ビットが１であるかもしくは下位９ビツトが
１ＦＦＨ０ 検出器１５によって検出される。
アンダーフローは（萄式及び（６式よりＥＰ≦−１２７
＋２．１２７＋１２９＝２５６（１０Ｃ）Ｈ）の範囲と
なる。すなわちＥｐが１００ＨかもしくはＥｐの上位２
ビツトがｏｏの場合アンダーフローとなる。これは次の
２項目（Ｃ） 、 （ｄ）と等価であり、＜ｄ） 信
号線１３の信号が“ＨＩ＋の場合加算器１１の出力が２
５６ （ＦＦＨ）以下。すなわち加算器１１の出力の上
位２ビツトが００゜ （→ 信号線１４の信号が°Ｉ Ｌ ｌ”の場合加算器
１１の出力が２５６ （１００Ｈ）以下。すなわち加算
器１１の出力が１００Ｈであるかもしくは上位２ビツト
が００゜ 検出器１４によって検出される。検出器１４及び検出器
１５は例えば第２図に示した如き論理回路によって実現
することができる。
＋２．１２７＋１２９＝２５６（１０Ｃ）Ｈ）の範囲と
なる。すなわちＥｐが１００ＨかもしくはＥｐの上位２
ビツトがｏｏの場合アンダーフローとなる。これは次の
２項目（Ｃ） 、 （ｄ）と等価であり、＜ｄ） 信
号線１３の信号が“ＨＩ＋の場合加算器１１の出力が２
５６ （ＦＦＨ）以下。すなわち加算器１１の出力の上
位２ビツトが００゜ （→ 信号線１４の信号が°Ｉ Ｌ ｌ”の場合加算器
１１の出力が２５６ （１００Ｈ）以下。すなわち加算
器１１の出力が１００Ｈであるかもしくは上位２ビツト
が００゜ 検出器１４によって検出される。検出器１４及び検出器
１５は例えば第２図に示した如き論理回路によって実現
することができる。
以上のように、本実施例によれば加算器１１及び加算器
１２を夫々１０ピツト巾で設は夫々の上位２ビツトの信
号を効果的に利用することにより、正規化信号が到来し
た後直ちに指数部データ及びオーバーフロー、アンダー
フローを検出することができる。
１２を夫々１０ピツト巾で設は夫々の上位２ビツトの信
号を効果的に利用することにより、正規化信号が到来し
た後直ちに指数部データ及びオーバーフロー、アンダー
フローを検出することができる。
なお、本実施例においてはＩＥＥＥ標準フォーマットの
乗算に関し所定の定数を８１ＨとしたがＩＥＥＥフォー
マット外のフォーマットの乗算に関しても所定の定数を
定めることによって本実施例と同様な構成を実現し得る
ことは明らかである。
乗算に関し所定の定数を８１ＨとしたがＩＥＥＥフォー
マット外のフォーマットの乗算に関しても所定の定数を
定めることによって本実施例と同様な構成を実現し得る
ことは明らかである。
また、本実施例においては、ＥｘとＥｐと８１ Ｈとを
加算する加算器とインクリメンタ−によって２つの和出
力を得ているが、ＥｘとＥＶと８２Ｈとを加算する加算
器とデクリメンタ−によっても同一な２つの和出力を得
ることが可能であるのは明らかである。
加算する加算器とインクリメンタ−によって２つの和出
力を得ているが、ＥｘとＥＶと８２Ｈとを加算する加算
器とデクリメンタ−によっても同一な２つの和出力を得
ることが可能であるのは明らかである。
発明の効果
以上のように、本発明は浮動小数点乗算装置において乗
算結果の指数部分の解となり得る２つの出力を用意し、
夫々特定な値を検出する検出器を設けることにより、仮
数部演算の結果生ずる正規化信号の到来後速かに指数部
分出力及びオーバーフロー、アンダ−フロー検出信号を
得ることができる優れた浮動小数点乗算器を実現できる
ものである。
算結果の指数部分の解となり得る２つの出力を用意し、
夫々特定な値を検出する検出器を設けることにより、仮
数部演算の結果生ずる正規化信号の到来後速かに指数部
分出力及びオーバーフロー、アンダ−フロー検出信号を
得ることができる優れた浮動小数点乗算器を実現できる
ものである。
第１図は従来の指数部演算器の構成図、第２図は本発明
の実施例における指数部演算器の構成図である。 １１．１２・・・・・・加算器、１３・・・・・・正規
化信号線、１４・・・・・・アンダーフロー検出器、１
６・・・・・・オーバーフロー検出器。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ρＶＦ （ＪＤＦ
の実施例における指数部演算器の構成図である。 １１．１２・・・・・・加算器、１３・・・・・・正規
化信号線、１４・・・・・・アンダーフロー検出器、１
６・・・・・・オーバーフロー検出器。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 ρＶＦ （ＪＤＦ
Claims (1)
- （１）乗数のｎビット長の指数部分と、被乗数のｎビッ
ト長の指数部分とを入力し、前記乗数の指数部分と前記
被乗数の指数部分と所定の定数との和であるｎ＋２ビッ
トの第１の和と、前記第１の和より１大きいｎ ＋ ２
ビツトの第２の和とを出力する第１の手段と、前記第１
の和出力の上位２ビツトが００であるか、もしくは前記
乗数及び前記被乗数の仮数部分の乗算結果の最上位ビッ
トが０であり前記第１の和出力の上位２ビツトが０１で
あってかつ下位ｎピットが全て０である場合にアンダー
７０−検出信号を発生する第１の検出器と、前記乗数及
び前記被乗数の仮数部分の乗算結果の最上位ビットが１
であってかつ前記第２の和出力の下位ｎ −１−１ピツ
トが全て１であるか、もしくは前記第２の和出力の最上
位ビットが１である場合にオーバーフロー検出信号を発
生する第２の検出器と、前記乗数及び前記被乗数の仮数
部分の乗算結果の最上位ビットが０の時第１の和出力の
下位ｎビットを、１の時第２の和出力の下位ｎピットを
夫々指数部分の結果として出力するセレクタとを有する
ことを特徴とする浮動小数点乗算装置。 （功 第１の手段が加算器と、該加算器の出力を入力と
するインクリメ／りとで構成されていることを特徴とす
る特許請求の範囲第１項記載の浮動小数点乗算装置。 （鴫 第１の手段が加算器と、該加算器の出力を入力と
するデクリメンタとで構成されていることを特徴とする
特許請求の範囲第１項記載の浮動小数点乗算装置。 （４所定の定数が（２ｎ−１＋１）であることを特徴と
する特許請求の範囲第２項もしくは第３項に記載の浮動
小数点乗算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58013460A JPS59139448A (ja) | 1983-01-28 | 1983-01-28 | 浮動小数点乗算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58013460A JPS59139448A (ja) | 1983-01-28 | 1983-01-28 | 浮動小数点乗算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59139448A true JPS59139448A (ja) | 1984-08-10 |
| JPS6359170B2 JPS6359170B2 (ja) | 1988-11-18 |
Family
ID=11833753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58013460A Granted JPS59139448A (ja) | 1983-01-28 | 1983-01-28 | 浮動小数点乗算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59139448A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210427A (ja) * | 1988-02-29 | 1990-01-16 | Mips Computer Syst Inc | 精密浮動小数点例外用の方法及び装置 |
| JPH02201645A (ja) * | 1989-01-31 | 1990-08-09 | Nec Corp | 例外検出回路 |
-
1983
- 1983-01-28 JP JP58013460A patent/JPS59139448A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0210427A (ja) * | 1988-02-29 | 1990-01-16 | Mips Computer Syst Inc | 精密浮動小数点例外用の方法及び装置 |
| JPH02201645A (ja) * | 1989-01-31 | 1990-08-09 | Nec Corp | 例外検出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6359170B2 (ja) | 1988-11-18 |
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