JPH02201645A - 例外検出回路 - Google Patents

例外検出回路

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JPH02201645A
JPH02201645A JP1022227A JP2222789A JPH02201645A JP H02201645 A JPH02201645 A JP H02201645A JP 1022227 A JP1022227 A JP 1022227A JP 2222789 A JP2222789 A JP 2222789A JP H02201645 A JPH02201645 A JP H02201645A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、例外判定回路に関する。より詳細には、マイ
クロプロセッサにおける浮動小数点演算のオーバーフロ
ーおよびアンダーフローの発生を検出する例外判定回路
に関する。
従来の技術 浮動小数点演算を行う場合、そのデータフォーマットや
例外に関する処理を規定したものにはいくつかの種類が
あるが、マイクロプロセッサに関してほぼ標準となって
いるものにＩ　ＥＥＥが定めたＲＡＩＥＳ　Ｐ７５４浮
動小数点規格がある。この規格では、数値は指数部と仮
数部に分けて表現され、さらに通常はすべて正規化数（
仮数部の最上位ビットが１である状態、　　ＩＥＥＢ　
Ｐ７５４の規定するデータフォーマットでは仮数部の小
数点は仮数部の最上位ビットとその１つ下のビットとの
間にあるため、最上位ピントは仮数部の整数ビットとな
る）として保持することにしている。第５図（ａ）に正
規化された浮動小数点データを示す。第５図（ａ）は、
指数部１６ビツト、仮数部６４ビツトで表現した例であ
り、仮数部最上位ビット以外の空欄はＯでも１でも構わ
ない。
また、このデータフォーマントでは、数値として表現で
きる範囲は、１から仮数部が最大値（仮数部のすべての
桁が１である値）で指数部が最大値より１だけ少ない値
である数までの間である。
指数部が最大値であるデータは無限大や不定など数値で
はない特殊な状態を表わす記号として規定しており、ま
た指数部が０のデータは正規化数として表現可能な最小
数（指数部が１、仮数部の整数ビットのみ１で他はすべ
てＯ）と０との間を補間するためのデノーマル数と呼ば
れる微小数値として使う。第５図（ｂ）にこれらの数値
を示す。第５図（ｂ）には、上から順に無限大、正規化
数（最大のものから３個と最小の２個）、最大および最
小のデノーマル数が示されている。
このようなデータをもとに各種の演算を行った場合、得
られた答がこのデータフォーマットで表現可能な範囲を
超えてしまう場合がある。表現可能な最大数を超えて大
きくなってしまった場合をオーバーフロー、正規化数で
表現可能な最小数を下回って小さくなってしまった場合
をアンダーフローといい、＋１ＥＢＩＥ　Ｐ７５４はい
ずれの場合も例外事項として検出するように定めている
（ただし、アンダーフローとなっても有効ビットが失わ
れない場合はアンダーフロー例外とはしない）。
よって、浮動小数点演算を行った場合、演算処理の後で
結果として得られた数値にオーバーフロー／アンダーフ
ローが発生したか否かを判定しなければならない。これ
は上述したオーバーフロー／アンダーフローの規定によ
り、演算結果の指数部を確δ忍することによって行える
。すなわち、指数部が最大値以上だった場合にはオーバ
ーフローとし、０以下だった場合にはアンダーフローと
するくアンダーフローの場合はさらに有効ビットが失わ
れているという条件を重畳してアンダーフロー例外を決
定する）。
また、浮動小数点演算を行った場合、演算結果がもとの
データフォーマットの精度範囲内に収らず、仮数部の最
下位ビットのさらに下へ有効ビットが溢れてしまう場合
がある。この場合、溢れたビットを無視して許される精
度範囲内に収める（切り捨て〉か、溢れたビットのかわ
りに最下位ビットに１を加える（切り上げ）という処理
を行う必要がある。この処理を丸めと言うが、ＩＢＥＩ
ＥＰ７５４ではこの丸めを４種類用意することを規定し
ている。従って、浮動小数点演算における丸め処理はこ
の丸めの種類を指定する丸めモード、演算結果仮数部の
最下位ビット、最下位ビットの１つ下のビット（ラウン
ドビット）、演算によって得られた全有効ビットのうち
、最下位ビットの２つ下のビット以下のすべてのビット
の論理和（スティンキービット）という４つの情報をも
とに切り上げ／切り捨てを判断しなければならない。第
５図（Ｃ）に上記のラウンドビットおよびスティンキー
ビットと桁溢れビットとを具備した仮数部を示す。
発明が解決しようとする課題 上述のＩＢＢ［Ｅ　Ｐ７５４規格の浮動小数点演算を実
行する従来のマイクロプロセッサには、丸め処理とオー
バーフロー／アンダーフローの判定において問題点があ
った。この問題点を以下に説明する。
従来のマイクロプロセッサにおける丸め処理とオーバー
フロー／アンダーフローの判定回路の例を第４図のブロ
ック図に示す。第４図のマイクロプロセッサにおいて、
浮動小数点演算器４０１の演算結果は正規化されて指数
部レジスタ４０２および仮数部レジスタ４０３に出力さ
れる。仮数部レジスタ４０３から出力される最下位ビッ
ト、ラウンドビットおよびスティンキービットの３信号
４１１および丸めモードを指定する丸めモードフラグ４
０７により、切り上げ／切り捨て判定回路４０８は、切
り上げを行うか、切り捨てを行うかを判定し、切り上げ
フラグ４１０を設定する。この切り上げフラグ４１０に
より、選択回路４１７は丸め用定数４０４またはゼロ定
数４１９を仮数部加算器４０６に転送する。
仮数部加算器４０６は、選択回路４１７が転送した定数
と仮数部レジスタ４０３のデータとを加算し、仮数部加
算器結果レジスタ４０９に出力する。仮数部加算器結果
レジスタ４０９の桁溢れビットのデータと指数部レジス
タ４０２のデータが指数部加算器４１８で加算され、そ
の結果に対し、指数部判定回路４０５がオーバーフロー
およびアンダーフローの判定を行う。具体的には、指数
部判定回路４０５は、指数部加算器４１８の出力が指数
の最大値となっている場合にはＭＡＸ　フラグ４１２を
、Ｏの場合にはゼロフラグ４１３を、負の数になってい
る場合にはマイナスフラグ４１４を設定し、ＭＡＸフラ
グ４１２が設定されるとオーバーフローフラグ４１５が
、ゼロフラグ４１３またはマイナスフラグ４１４が設定
されるとアンダーフローフラグ４１６が出力される。
第６図（ａ）を参照して、上記のマイクロプロセッサに
おいて丸め処理により、オーバーフローがおこる場合を
説明する。いま、浮動小数点演算器４０１により演算処
理が行われ、演算結果の指数部が最大値より１だけ小さ
い値であったとする。この場合、指数部が最大値以上に
はなっていないため一見オーバーフローではないように
見える。ところが、演算結果の仮数部がすべて１のとき
は、丸めによる切り上げにより、仮数部は最上位ビット
のさらに上に繰り上がってしまう。この演算結果を正規
化数とするためには丸めを行った後に仮数部を右１ビツ
トシフトし、指数部に１を加える処理が必要になる。１
が加えられると指数部は最大値となりＩＢＢＢ　Ｐ７５
４の規定するデータフォーマットから外れてしまい、オ
ーバーフローとなる。
また、第６図ら）に、丸め処理により、アンダーフロー
が解消される場合を示す。演算結果の指数部がＯのとき
、−見アンダーフローであるように見えるが、上記と同
様に丸めにより指数部に１が加えられることがあるため
、演算結果の仮数部がすべて１のときは、アンダーフロ
ーとはならない。
このように、指数部によるオーバーフロー／アンダーフ
ローの判定は丸めにより覆される可能性があるため、丸
めを行った後に行わなければならない。指数部に対する
丸め処理は、仮数部加算器４０６の演算結果に対し、さ
らに指数部加算器４１８による演算を行うことにより実
行される。従って、仮数部加算器４０６の演算と指数部
加算器４１８の演算とを並行して処理することはできな
い。２相クロツクにより制御するとして加算処理をφ２
同期で、オーバーフロー／アンダーフローの判定をφ１
同期で行うとしても丸めからオーバーフローフラグ４１
５、アンダーフローフラグ４１６決定までに２クロツク
かかることになる。
さらに、切り上げ／切り捨て判定回路４０８が、仮数部
レジスタ４０３から最下位ビット、ラウンドビット、ス
ティッキービットの３信号４１１および丸めモードフラ
グ４０７を入力し、切り上げ／切り捨てを判定して切り
上げフラグ４１０を設定する動作に半クロック（φ２）
、選択回路４１７による丸め用定数４０４、ゼロ定数４
１９の選択転送に半クロック（φ１）かかる。そのため
、浮動小数点演算器４０１が演算結果を出力してからオ
ーバーフローフラグ４１５、アンダーフローフラグ４１
６が設定されるまでに合計３クロツク必要となってしま
う。
以上述べたように、オーバーフロー／アンダーフローの
判定を指数部のみで行う従来のマイクロプロセッサでは
、本来の演算処理ではない部分で余分な時間がかかって
しまう。従って、全体の演算処理速度が低下してしまう
結果となる。
そこで、本発明の目的は、上記従来技術の問題点を解決
し、マイクロプロセッサがオーバーフロー／アンダーフ
ローの判定を高速に実行することを可能にする例外判定
回路を提供することにある。
課題を解決するための手段 本発明に従うと、浮動小数点演算の演算結果の丸め処理
に伴うオーバーフローおよびアンダーフローの発生を検
出する例外検出回路において、前記演算結果の仮数部に
対する丸め処理が切り上げとなるか切り捨てとなるかを
判定する第１の判定手段と、 前記演算結果の指数部の大きさを判定する第２の判定手
段と、 前記演算結果の仮数部を無条件に切り上げる丸め処理を
行う仮数部加算器と、 前記第１の判定手段の判定結果、前記仮数部加算器の最
上位ビットからの桁溢れおよび前記第２の判定手段の判
定結果からオーバーフローおよびアンダーフローの発生
を検出する検出手段を具備し、 演算結果が出力されると、前記第１の判定手段、前記第
２の判定手段および前記仮数部加算器を同時に動作させ
てオーバーフローおよびアンダーフローの発生を検出す
ることを特徴とする例外判定回路が提供される。
昨月 本発明の例外検出回路は、浮動小数点演算結果を丸める
際に仮数部を切り上げるか、切り捨てるかの判定結果と
、浮動小数点演算結果の指数部の大きさの判定結果と、
浮動小数点演算結果の仮数部を切り旧げた際の最上位か
らの桁溢れと、からオーバーフローおよびアンダーフロ
ーを検出する。
本発明の例外検出回路において上記の判定および切り上
げは、同時に並（１に処理することが可能である。従っ
て、本発明の例外検出回路では、演算結果が出力されて
からオーバーフロー／アンダーフローが検出されるまで
の時間が従来の１／３になる。
以下、本発明を実施例により、さらに詳しく説明するが
、以下の開示は本発明の虫なる実施例に過ぎず、本発明
の技術的範囲・をなんら制限するものではない。
実施例１ 第１図を参照して本発明の例外検出回路の実施例を説明
する。第１図は、浮動小数点演算器１０１に本発明の例
外検出回路を結合した回路のブロック図である。
第１図の回路において、浮動小数点演算器１０１の指数
部出力を保持する指数部レジスタ１０２は、第２の判定
手段である指数部判定回路１０５にデータを出力し、指
数部判定回路１０５は、指数部レジスタ１０２のデータ
が最大値より１少ない値である〈以降、ＭＡＸ−１ど表
現する）か、最大値以上である（以降、ＭＡＸと表現す
る）か、０であるか、負であるかを判定する。指数部判
定回路１０５は、指数部レジスタ１０２のデータが、Ｍ
ＡＸ−１である場合にはＭＡＸ−１フラグ１１１を１と
し、最大値以上である場合にはＭＡＸフラグ１１２を１
とし、０である場合にはゼロフラグ１１３を１とし、負
である場合にはマイナスフラグ１１４を１とする。浮動
小数点演算器１０１の仮数部出力を保持する仮数部レジ
スタ１０３は、仮数部加算器１０６および第１の判定手
段である切り上げ／切り捨て判定回路１０８にデータを
出力する。仮数部レジスタ１０３からデータを入力され
た仮数部加算器１０６は、仮数部レジスタ１０３からの
データと丸め用定数１０４とを加算し、仮数部加算器結
果レジスタ１０９へ出力する。丸め用定数１０４は、丸
めを行うための定数であり、仮数部と同じ桁数で最下位
ビットのみ１であり、他のビットはすべてＯである定数
である。切り上げ／切り捨て判定回路１０８は、丸めモ
ードレジスタ１０７がＩ［ＥＢＥ　Ｐ７５４の浮動小数
点演算仕様に基づいて指定した丸めモードで、仮数部レ
ジスタ１０３の最下位ビットとそのさらに下位に付随し
ている丸め用の２ビツトから、丸めが切り上げとなるか
切り捨てとなるかを判定する。切り上げ／切り捨て判定
回路１０８が、切り上げを判定すると、切り上げフラグ
１１０は１を保持する。
仮数部加算器結果レジスタ１０９の桁溢れビット、切り
上げフラグ１１０、ＭＡＸ−１７−ｙグ１１１　、ＭＡ
Ｘ　７う１１２、ゼロフラグ１１３およびマイナスフラ
グ１１４は、オーバーフローおよびアンダーフローの検
出手段であるオーバーフロー／アンダーフロー予測回路
１１７に入力され、オーバーフロー／アンダーフロー予
測回路１１７は、これらのデータから指数部が最大値以
上になった場合にオーバーフローフラグ１１５を、指数
部がゼロ以下になった場合にアンダーフローフラグ１１
６をそれぞれ１に設定する。
本実施例の例外検出回路においては、オーバーフロー／
アンダーフロー予測回路１１７は、仮数部加算器結果レ
ジスタ１０９の出力と切り上げフラグ１１０とを入力と
するＡＮＤゲート１１７１、ＡＮＤゲート１１７１の出
力とＭＡＸ−１７ラグ１１１　とを人力とするＡＮＤゲ
ート１１７２、ＡＮＤゲート１１７２の出力とＭＡＸフ
ラグ１１２　とを入力とし、結果をオーバーフローフラ
グ１１５へ出力するＯＲゲート１１７３、ＡＮＤゲー）
　１１７１の出力を反転するインバータ１１７６、イン
バータ１１７６の出力とゼロフラグ１１３　とを入力と
するＡＮＤゲート１１７４およびＡＮＤゲート１１７４
の出力とマイナスフラグとを人力とし、結果をアンダー
フローフラグ１１６へ出力とするＯＲゲート１１７５を
具備する。
以下、上記の例外検出回路が、丸めの影響で生じるオー
バーフロー／アンダーフローを検出する動作を説明する
。なお、本実施例において、上記の回路は２相クロツク
制御で動作しており、φ１期間で浮動小数点演算器１０
１から指数部レジスタ１０２および仮数部レジスタ１０
３への転送、オーバーフローフラグ１１５またはアンダ
ーフローフラグ１１６の設定を行い、φ２期間で指数部
判定回路１０５、仮数部加算器１０６および切り上げ／
切り捨て判定回路１０８を動作させるものとする。
まず、第６図（ａ）に示した丸めによりオーバーフロー
となる場合の動作を説明する。
浮動小数点演算器１０１が出力する指数部レジスタ１０
２はＭＡＸ−１、仮数部レジスタ１０３は全ビットが１
の状態であり、さらに仮数部レジスタ１０３の下位にあ
る丸め用ビットと丸めモードレジスタ１０７の内容は切
り上げとなっている。
初めに、φ２期間で仮数部加算器１０６は、仮数部レジ
スタ１０３のデータと丸め用定数１０４とを無条件に加
算して切り上げの丸めを行い、仮数部加算器結果レジス
タ１０９に出力する。本来は、丸めにより、切り上げが
行われるか、切り捨てとなるかはまだ決まっていないが
、本発明の例外検出回路では、まず仮に切り上げを行い
、切り上げとなった場合に仮数部整数ビットのさらに上
へ桁溢れが発生するかどうかを調べる。φ２期間では、
同時に指数部判定回路１０５は、指数部レジスタ１０２
の内容判定を行い、この場合はＭＡＸ−１であるためＭ
ＡＸ（フラグ１１１を１とする。また、切り上げ／切り
捨て判定回路１０８　もφ２期間で動作できるため、同
時に切り上げであることを判定し、切り上げフラグ１１
０を１とする。
φ２期間でオーバーフロー／アンダーフロー予測回路１
１７に必要な入力信号はすべて揃うため、続＜φＩＪ［
でオーバーフロー／アンダーフロー予測回路１１７は、
ただちにオーバーフロー、アンダーフローの判定を行う
。上記の場合、切り上げフラグ１１０は１、仮数部加算
器結果レジスタの桁溢れビットも１であり、ＡＮＤゲー
）　１１７１は１を出力する。また、ＭＡＸ−１フラグ
も１であるため、ＡＮＤゲート１１７２の出力は１とな
る。従って、ＯＲゲート１１７３の出力は１となり、オ
ーバーフローフラグ１１５は１となる。また、ＡＮＤゲ
ート１１７１の出力が反転されてＡＮＤゲー）　１１７
４に入力されるためＡＮＤゲート１１７４は０を出力す
る。また、マイナスフラグ１１４は指数部判定回路１０
５により０と設定されているため、ＯＲゲート１１７５
には２人力とも０となり、０を出力する。よってアンダ
ーフローフラグ１１６は０となる。
浮動小数点演算器１１０の出力が、丸めを行う前にオー
バーフローである場合、指数部レジスタが最大値以上と
なり、ＭＡＸフラグ１１２が１となるのでＯＲアゲ−１
７３の出力は無条件に１となってオーバーフローフラグ
１１５は１になる。
次に、第６図ら）に示した丸めによりアンダーフローで
はなくなる場合の動作を説明する。
浮動小数点演算器１０１が出力する指数部レジスタ１０
２は０、仮数部レジスタ１０３　は全ビットが１の状態
であり、さらに仮数部レジスタ１０３の下位にある丸め
用ビットと丸めモードレジスタ１０７の内容は切り上げ
となる組合せとなっている。
初めに、φ２期間で仮数部加算器１０６は、仮数部レジ
スタ１０３のデータと丸め用定数１０４とを無条件に加
算して切り上げの丸めを行い、仮数部加算器結果レジス
タ１０９に出力する。同時に指数部判定回路１０５は、
指数部レジスタ１０２の内容判定を行い、この場合は０
であるためゼロフラグ１１３を１とする。また、切り」
二げ／切り捨て判定回路１０８は切り上げであることを
判定し、切り上げフラグ１１０を１とする。
続＜φ１期間でオーバーフロー／アンダーフロー予測回
路１１７が動作する。この場合は切り上げフラグ１１０
は１、仮数部加算器結果レジスタ１０９の桁溢れビット
も１であるため、ＡＮＤゲー［１７１は１を出力する。
また、七′ロフラグは１であるが、ＡＮＤゲート１１７
４の他方の人力はＡＮＤゲー）１１７１の出力の反転値
であるため、ＡＮＤゲー）１１７４の出力はＯとなる。
ＡＮＤゲー）１１７４の出力およびマイナスフラグ１１
４はともにＯに設定されているため、ＯＲゲート１１７
５の出力はＯとなり、アンダーフローフラグ１１６　は
Ｏとなる。また、ＭＡＸ　−１７ラグ１１１、Ｍへ×フ
ラグ１１２　とも（こＯであるため、○Ｒアゲ−１１７
３は０を出力する。よってオーバーフローフラグ１１５
　も０となる。
丸めを行ってもアンダーフローがそのままである場合は
、切り上げ／切り捨て判定回路１０８の判定結果が切り
捨てであり、切り上げフラグ１１０がＯとなり、ＡＮＤ
ゲート１１７１の出力は０になり、ＡＮＤゲー）１１７
４の入力は両方とも１となってアンダーフローフラグ１
１６　は１となる。
浮動小数点演算器１１０の出力が、丸めを行う前にアン
ダーフローである場合、指数部レジスタが負となり、マ
イナスフラグ１１４が１となるので○Ｒアゲ−１１７５
の出力は無条件に１となってアンダーフローフラグ１１
６は１になる。
このように、本発明の例外検出回路では、仮数部を仮に
切り上げて、その加算動作と同時に切り上げ／切り捨て
判定回路１０８と、指数部判定回路１０５を動作させる
。従って、本発明の例外検出回路は、指数部レジスタ１
０２、仮数部レジスタ１０３に演算結果が入力されてか
ら１クロツタでオーバーフロー、アンダーフローを判定
する。
実施例２ 第２図を参照して本発明の例外検出回路の第２の実施例
を説明する。。実施例１の例外検出回路は、オーバーフ
ローおよびアンダーフローの検出手段が論理回路で構成
されていたが、本実施例の例外検出回路ではオーバーフ
ローおよびアンダーフローの検出手段は、ＲＯＭで構成
されている。
第２図は、浮動小数点演算器２０１に本発明の例外検出
回路を結合した回路のブロック図である。
第２図の回路において、浮動小数点演算器２０１、指数
部レジスタ２０２、仮数部レジスタ２０３、丸め用定数
２０４、指数部判定回路２０５、仮数部加算器２０６、
丸めモードレジスタ２０７、切り上げ／切り捨て判定回
路２０８、仮数部加算器結果レジスタ２０９、切り上げ
フラグ２１０、オーバーフローフラグ２１５、アンダー
フローフラグ２１６　は第１図の回路と同様であるので
説明を省略する。
本実施例の例外検出回路において、指数部判定回路２０
５　は、指数部レジスタ２０２から人力されるデータに
より３ビツトの判定コード２１１をオーバーフロー／ア
ンダーフロー判定用ＲＯＭ２１２へ出力する。判定コー
ド２１１　は、指数部レジスタ２０２のデータにより第
３図（ａ）に示すようにエンコードされる。
オーバーフロー／アンダーフロー判定用ＲＯＭ２１２は
、判定コード２１１、仮数部加算器結果レジスタ２０９
の桁溢れビットおよび切り上げフラグ２１０をアドレス
とし、オーバーフローフラグ２１５　とアンダーフロー
フラグ２１６に対して記憶内容を出力する。第３図ら）
にオーバーフロー／アンダーフロー判定用ＲＯＭ２１２
のアドレスとオーバーフロー信号、アンダーフロー信号
との関係を示す。
なお、本実施例の回路も実施例１の回路と同様、２相ク
ロンク制御で動作しており、φ１期間で浮動小数点演算
器２０１から指数部レジスタ２０２およヒ仮数部レジス
タ２０３への転送、オーバーフローフラグ２１５または
アンダーフローフラグ２１６の設定を行い、φ２期間で
指数部判定回路２０５、仮数部加算器２０６および切り
上げ／切り捨て判定回路２０８を動作させるものとする
。
実施例１と同様に第６図（ａ）に示した丸めによりオー
バーフローとなる場合の動作を説明する。
実施例１と同様、仮数部加算器２０６は最初のφ２期間
に無条件に丸め用定数２０４を加算する。また、切り上
げ／切り捨て判定回路２０８　も仮数部レジスタ２０３
の下位ビットと丸めモード２０７により、切り上げを判
断して切り上げフラグ２１０を１とする。同時に指数部
レジスタ２０２の内容判定が指数部判定回路２０５によ
って行われ、第３図（ａ）に示すようＭＡＸ−１である
ことを示すコード０１０′を判定コード２１１　として
出力する。
続くφ１期間に判定コード２１１、仮数部加算器結果レ
ジスタ２０６の桁溢れビット、切り上げフラグ２１０の
計５ビットがアドレスとして、オーバーフロー／アンダ
ーフロー判定用ＲＯＭ２１２に人力される。この場合人
力されるアドレスは“０１０１１”　となり、第３図（
ｂ）に示したオーバーフロー／アンダーフロー判定用Ｒ
ＯＭの内容に従い、オーバーフロー信号２１３が１、ア
ンダーフロー信号２１４が０となり、オーバーフローフ
ラグ２１５は１に、アンダーフローフラグ２１６は０に
それぞれ設定される。
また、第６図（ｂ）に示した丸めによりアンダーフロー
ではなくなる場合には、仮数部加算器２０６は最初のφ
２期間に無条件に丸め用定数２０４を加算する。また、
切り上げ／切り捨て判定回路２０８　も仮数部レジスタ
２０３の下位ビットと丸めモード２０７により、切り上
げを判断して切り上げフラグ２１０を１とする。同時に
指数部レジスタ２０２の内容判定が指数部判定回路２０
５によって行われ、第３図（ａ）に示すよう０であるこ
とを示すコード　０００゜を判定コード２１１　として
出力する。
続くφ１期間に判定コード２１１、仮数部加算器結果レ
ジスタ２０６の桁溢れビット、切り上げフラグ２１０の
計５ビットがアドレスとして、オーバーフロー／アンダ
ーフロー判定用ＲＯＭ２１２に人力される。この場合入
力されるアドレスは“０００１１゛　となり、第３図ら
）に示したオーバーフロー／アンダーフロー判定用ＲＯ
Ｍの内容に従い、オーバーフロー信号２１３、アンダー
フロー信号２１４がともに０となり、オーバーフローフ
ラグ２１５、アンダーフローフラグ２１６ともにＯにそ
れぞれ設定される。
このように、オーバーフロー／アンダーフロー判定に論
理回路ではなく、ＲＯＭを用いても同様の効果を得るこ
とができる。
発明の詳細 な説明したように本発明の例外検出回路は、仮数部を仮
に切り上げて、その加算動作と同時に切り上げ／切り捨
ての判定と指数部の判定を行う。
そのため、演算結果が出力されてから１クロツタでオー
バーフローおよびアンダーフローの発生を予測すること
が可能となる。
【図面の簡単な説明】
第１図は、本発明の例外検出回路の一例と浮動小数点演
算回路を組み合わせた回路のブロック図であり、 第２図は、本発明の例外検出回路の他の実施例と浮動小
数点演算回路を組み合わせた回路のブロック図であり、 第３図（ａ）は、第２図の回路における指数部判定回路
のエンコード表であり、 第３図（ｂ）は、第２図の回路におけるオーバーフロー
／アンダーフロー判定用ＲＯＭの内容であり、第４図は
従来のオーバーフロー／アンダーフロー判定回路の例で
あり、 第５図（ａ）は、浮動小数点データフォーマットの説明
図であり、 第５図ら）は、浮動小数点データの正規化数として表現
できる範囲の説明図であり、 第５図（Ｃ）は、丸めに必要な仮数部の下位ビットの説
明図であり、 第６図（ａ）は、丸めによってオーバーフローが発生す
る場合の具体例を示す図であり、 第６図（ｂ）は、丸めによってアンダーフローではなく
なる場合の具体例を示す図である。 〔主な参照番号〕 １０１．２０１．４０１　　・・・浮動小数点演算器、
１０２．２０２．４０２　　・・・指数部レジスタ、１
０３．２０３．４０３　　・・・仮数部レジスタ、、２
０４．４０４ ．２０５．４０５ ．２０Ｇ、４０６ ．２０７　．４０７ ．２０８　．４０８ ．２０９ ．４０９ １１０．２１０　．４１０ １１５．２１５．４１５ １１６．２１６．４１６　　・ ・丸め用定数、 ・指数部判定回路、 ・仮数部加算器、 ・丸めモードフラグ、 ・切り」二げ／切り捨て判 定回路、 ・・仮数部加算器結果 レジスタ、 ・・切り上げフラグ、 ・・オーバーフローフラグ、 ・・アンダーフローフラグ、

Claims (1)

  1. 【特許請求の範囲】 浮動小数点演算の演算結果の丸め処理に伴うオーバーフ
    ローおよびアンダーフローの発生を検出する例外検出回
    路において、 前記演算結果の仮数部に対する丸め処理が切り上げとな
    るか切り捨てとなるかを判定する第１の判定手段と、 前記演算結果の指数部の大きさを判定する第２の判定手
    段と、 前記演算結果の仮数部を無条件に切り上げる丸め処理を
    行う仮数部加算器と、 前記第１の判定手段の判定結果、前記仮数部加算器の最
    上位ビットからの桁溢れおよび前記第２の判定手段の判
    定結果からオーバーフローおよびアンダーフローの発生
    を検出する検出手段を具備演算結果が出力されると、前
    記第１の判定手段、前記第２の判定手段および前記仮数
    部加算器を同時に動作させてオーバーフローおよびアン
    ダーフローの発生を検出することを特徴とする例外判定
    回路。
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