JPS595344A - 並列シフト回路 - Google Patents
並列シフト回路Info
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- JPS595344A JPS595344A JP11258582A JP11258582A JPS595344A JP S595344 A JPS595344 A JP S595344A JP 11258582 A JP11258582 A JP 11258582A JP 11258582 A JP11258582 A JP 11258582A JP S595344 A JPS595344 A JP S595344A
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- shift
- output
- circuit
- shifter
- parallel
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ディジタル回路の中で、８桁（但しＮ〉２）
のパラレル２進データを入力され、それを並列的にシフ
トして出力する並列シフト回路に関するものである。
のパラレル２進データを入力され、それを並列的にシフ
トして出力する並列シフト回路に関するものである。
従来この種の並列シフト回路としては、その目的に応じ
て次のような２種類のものが知られている。
て次のような２種類のものが知られている。
その第１は正規化シフト回路と称されるものである。こ
れは、８桁（Ｎ＞２）のパラレル２進デー＆を入力とし
、そのＭ２Ｒ（最上位ビット）から連続する“Ｏ”ある
いは１＃の個数をカウントして、前記データを正規化す
るためにシフトすべき所要のビット数を求め、それを出
力として与える機能（以下この機能をもつものをシフト
数検高部と称する）と、シフト数検出部の出力を参照入
力とし、前記の８桁パラレル２進データを入力として、
参照入力の値に応じた桁数だけ入力データを並列的にシ
フトしてその正規化を行い、その結果を出力する回路（
以下これを算術シフト部と称する）とから構成されてい
る。
れは、８桁（Ｎ＞２）のパラレル２進デー＆を入力とし
、そのＭ２Ｒ（最上位ビット）から連続する“Ｏ”ある
いは１＃の個数をカウントして、前記データを正規化す
るためにシフトすべき所要のビット数を求め、それを出
力として与える機能（以下この機能をもつものをシフト
数検高部と称する）と、シフト数検出部の出力を参照入
力とし、前記の８桁パラレル２進データを入力として、
参照入力の値に応じた桁数だけ入力データを並列的にシ
フトしてその正規化を行い、その結果を出力する回路（
以下これを算術シフト部と称する）とから構成されてい
る。
次にその第２は算術シフト回路と称されるものである。
これは、Ｎｍパラレル２進データに対してそれをシフト
すべき桁数Ｍがあらかじめ与えられた場合に、この桁数
を表わす値をシフト回路の参照入力とし、該参照入力の
値に応じた桁数だけ入力データを並列的にシフトし、そ
の結果を出力する機能を有するもので、機能的には前述
の正規化シフト回路の算術シフト部と同等であるが、一
般にはこの算術シフト部よυも広いシフト領域を必要と
する。
すべき桁数Ｍがあらかじめ与えられた場合に、この桁数
を表わす値をシフト回路の参照入力とし、該参照入力の
値に応じた桁数だけ入力データを並列的にシフトし、そ
の結果を出力する機能を有するもので、機能的には前述
の正規化シフト回路の算術シフト部と同等であるが、一
般にはこの算術シフト部よυも広いシフト領域を必要と
する。
従来、前記の正規化シフト回路と算術シフト回路とは、
その使用目的が異なるところから機能的にも互いに独立
したものとして取シ扱われておシ、正規化シフト回路は
浮動小数点加算器の仮数部加算結果の正規化等に用いら
れ、算術シフト回路はマイクロプロセッサ等におけるデ
ィジタル演算回路において用いられてきた。所がマイク
ロプロセッサ等の演算部においては、算術シフトだけで
なく、正規化シフトが要求される場合がある。この場合
、算術シフト回路を用いてデータの正規化を行うことに
なるが、データを何ビットシフトすれば正規化データが
得られるかけ一般に未知であるから、入力データに対し
て１ビツトのシフトラ行い、その結果について正規化の
判定を行うという操作を、正規化が行われるまで繰シ返
す必要がある。しかも繰り返しの回数は入力データの値
に依存し、最悪時にはＮ桁データに対して（Ｎ−２）回
の繰り返しが必要となり、その結果、演算回路における
処理時間は著しく増大するという欠点をもつことになる
。
その使用目的が異なるところから機能的にも互いに独立
したものとして取シ扱われておシ、正規化シフト回路は
浮動小数点加算器の仮数部加算結果の正規化等に用いら
れ、算術シフト回路はマイクロプロセッサ等におけるデ
ィジタル演算回路において用いられてきた。所がマイク
ロプロセッサ等の演算部においては、算術シフトだけで
なく、正規化シフトが要求される場合がある。この場合
、算術シフト回路を用いてデータの正規化を行うことに
なるが、データを何ビットシフトすれば正規化データが
得られるかけ一般に未知であるから、入力データに対し
て１ビツトのシフトラ行い、その結果について正規化の
判定を行うという操作を、正規化が行われるまで繰シ返
す必要がある。しかも繰り返しの回数は入力データの値
に依存し、最悪時にはＮ桁データに対して（Ｎ−２）回
の繰り返しが必要となり、その結果、演算回路における
処理時間は著しく増大するという欠点をもつことになる
。
他方、データの正規化用に前記の正規化シフト回路を算
術シフト回路とは別に専用に設けることが考えられるが
、この場合はマイクロプロセッサにおけるシステム全体
のハード量の増大を招き不経済なものとなる。
術シフト回路とは別に専用に設けることが考えられるが
、この場合はマイクロプロセッサにおけるシステム全体
のハード量の増大を招き不経済なものとなる。
本発明は、上述のような従来の技術的事情にかんがみな
されたものであシ、従って本発明の目的は、正規化シフ
トと算術シフトの両機能をもち、正規化シフトに要する
処理時間が短く、しかも全体のハード量も、さしたる増
大を招かないですむような並列シフト回路を提供するこ
とにある。
されたものであシ、従って本発明の目的は、正規化シフ
トと算術シフトの両機能をもち、正規化シフトに要する
処理時間が短く、しかも全体のハード量も、さしたる増
大を招かないですむような並列シフト回路を提供するこ
とにある。
本発明の構成の要点は、算術シフトと正規化シフトの両
機能を有するについて、ハードウェアの共有化を図るこ
とによシ全体のハード量を最小限に抑えた点にある。
機能を有するについて、ハードウェアの共有化を図るこ
とによシ全体のハード量を最小限に抑えた点にある。
次に図を参照して本発明の一実施例を説明する。
なお、以下では説明の便宜上、扱う人力データＸは１６
桁パラレル２進数で、２の補数表示を採るものとする。
桁パラレル２進数で、２の補数表示を採るものとする。
すなわちＸ＝ＸｓＸ１５・・・・・・ｘｌと表わされ、
Ｘ、は符号ビットとする。
Ｘ、は符号ビットとする。
第１図は本発明の一実施例を示すブロック図である。同
図において、１はビット反転部、２はビット反転桁検出
部、３はエンコーダ、４は絶対値生成部、５はシフトモ
ード選択器、６および７はそれぞれ並列シフター、８は
シフター選択器、９はシフター出力選択器である。
図において、１はビット反転部、２はビット反転桁検出
部、３はエンコーダ、４は絶対値生成部、５はシフトモ
ード選択器、６および７はそれぞれ並列シフター、８は
シフター選択器、９はシフター出力選択器である。
次に動作を説明する。まず、正規化シフトを行うために
は、入力データＸのＭＳＢ、すなわち符号ビットｘ８か
ら連続する０＃あるいは′１″の個数をカウントし、正
規化するために必要なシフト数を出力する回路（シフト
数検出回路）が必要となる。これは第１図に示した１、
２．および３０回路で実現てきる。
は、入力データＸのＭＳＢ、すなわち符号ビットｘ８か
ら連続する０＃あるいは′１″の個数をカウントし、正
規化するために必要なシフト数を出力する回路（シフト
数検出回路）が必要となる。これは第１図に示した１、
２．および３０回路で実現てきる。
ビット反転部１は、入力データＸの符号ビットｘ８が“
０″ならばＸの全桁にわ７１ビット反転を行い、符号ビ
ットｘ８カー１”ならばビット反転を行わずにＸをその
まま出力する機能を有する。従って、ビット反転桁検出
部２に入力されるデータの符号ビットは常Ｋ“１＃とな
る。検出部２け入力データのビットの値が符号ビット側
からみて最初に１２から″０”に反転する直前のビット
位置に対応する桁のみ１１′で、その他の桁には”０＃
を出力する機能を有する。
０″ならばＸの全桁にわ７１ビット反転を行い、符号ビ
ットｘ８カー１”ならばビット反転を行わずにＸをその
まま出力する機能を有する。従って、ビット反転桁検出
部２に入力されるデータの符号ビットは常Ｋ“１＃とな
る。検出部２け入力データのビットの値が符号ビット側
からみて最初に１２から″０”に反転する直前のビット
位置に対応する桁のみ１１′で、その他の桁には”０＃
を出力する機能を有する。
エンコーダ３はビット反転検出部２の出力を入力として
、入力データの符号ビットから数えて何ビット目の直後
に初めてビット反転が起っているかを、４ビツト２進数
に変換して出力する機能を有する。エンコーダ３の出力
をＺとすれば、これは０以上１５以下の値を表し、初期
入力（データ）Ｘを正規化するために必要なシフト数を
表わしている。
、入力データの符号ビットから数えて何ビット目の直後
に初めてビット反転が起っているかを、４ビツト２進数
に変換して出力する機能を有する。エンコーダ３の出力
をＺとすれば、これは０以上１５以下の値を表し、初期
入力（データ）Ｘを正規化するために必要なシフト数を
表わしている。
第２図に１乃至３の各回路の入出力状態の一例を示す。
すなわち第２図において、ビット反転部１に入力される
データＸは１６桁から成る２進データであり、その出力
Ｘ１はＸの反転データである。
データＸは１６桁から成る２進データであり、その出力
Ｘ１はＸの反転データである。
ピット反転桁検出部２の出力データＸ２は、データＸ１
において、最初の三桁までは′１Ｍか続いておシ、四桁
目に＠θ″が生じたことを表わしている。
において、最初の三桁までは′１Ｍか続いておシ、四桁
目に＠θ″が生じたことを表わしている。
エンコーダ３の出力Ｚは、Ｘ２＝１００００００・・・
・・・０のとき、ｚ＝ｏｏｏｏを出力するように定めら
れておシ、唯今の例では、Ｘ２＝００１０００・・・・
・・０であるから、Ｚ＝００１０（但し一番右側の桁が
２゜の位を、一番左側の桁が２３の位を表わす）が出力
されている。
・・・０のとき、ｚ＝ｏｏｏｏを出力するように定めら
れておシ、唯今の例では、Ｘ２＝００１０００・・・・
・・０であるから、Ｚ＝００１０（但し一番右側の桁が
２゜の位を、一番左側の桁が２３の位を表わす）が出力
されている。
次に、第１図に戻シ、算術シフトを行うだめのビットシ
フト数入力部について説明する。いま、シフト数を左１
５ビツトから右１５ビツトまでの範囲とする。ここで左
シフトを正、右シフトを負とすれば、シフト数Ｍ ＝
ｍ ｇ ｍ ４・・・・・・ｍｌの範囲は一１５≦Ｍ≦
１５となる。Ｍは２進２の補数表示で５ビツトの数とな
る。絶対値生成部４は、シフト数を表わすデータＭを入
力とし、その絶対値Ｍ人を４ビツト２進数で出力する機
能を有する。
フト数入力部について説明する。いま、シフト数を左１
５ビツトから右１５ビツトまでの範囲とする。ここで左
シフトを正、右シフトを負とすれば、シフト数Ｍ ＝
ｍ ｇ ｍ ４・・・・・・ｍｌの範囲は一１５≦Ｍ≦
１５となる。Ｍは２進２の補数表示で５ビツトの数とな
る。絶対値生成部４は、シフト数を表わすデータＭを入
力とし、その絶対値Ｍ人を４ビツト２進数で出力する機
能を有する。
このよ５にして、正規化シフトの場合はエンコーダ３の
出力Ｚ、算術シフトの場合は絶対値生成部４の絶対値出
力ＭＡが得られ、これら両出力はシフトモード選択器５
に入力される。シフトモー）”選択ｉ５は１ビツトのシ
フトモード選択信号８Ｍによって制御され、エンコーダ
３、絶対値生成部４の出力のどちらかを選択出力する。
出力Ｚ、算術シフトの場合は絶対値生成部４の絶対値出
力ＭＡが得られ、これら両出力はシフトモード選択器５
に入力される。シフトモー）”選択ｉ５は１ビツトのシ
フトモード選択信号８Ｍによって制御され、エンコーダ
３、絶対値生成部４の出力のどちらかを選択出力する。
シフトモード選択器５の出力Ｓは４ビツト絶対値表示デ
ータであり、２つの並列シフター６および７の参照入力
となる。一方、並列シフター６および７０入カデータと
してはＸが入力される。並列シフター６は左にθ〜１５
ビット、並列シフター７Ｆ′ｉ右にＯ〜１５ビットのシ
フト機能を備えており、４ビツトデータＳは各位の重み
に対応して、並列シフター６または７を構成する１、２
，４．８ビツトの各並列シフターを制御する。
ータであり、２つの並列シフター６および７の参照入力
となる。一方、並列シフター６および７０入カデータと
してはＸが入力される。並列シフター６は左にθ〜１５
ビット、並列シフター７Ｆ′ｉ右にＯ〜１５ビットのシ
フト機能を備えており、４ビツトデータＳは各位の重み
に対応して、並列シフター６または７を構成する１、２
，４．８ビツトの各並列シフターを制御する。
並列シフターの構成例を第３図にブロック図で示す。こ
れは、並列シフター６または７を構成する１、２，４．
８ビツトの各並列シフター（６１〜６４）または（７１
〜７４）を１．２，４，８ピツ） （ｓ＋−ｇ４）の１
″′、″′０＃でシフトかスルーを選択するセレクタ回
路で実現した例である。左右の並列シフター６および７
の出力は、後段のシフター出力選択器９に入力される。
れは、並列シフター６または７を構成する１、２，４．
８ビツトの各並列シフター（６１〜６４）または（７１
〜７４）を１．２，４，８ピツ） （ｓ＋−ｇ４）の１
″′、″′０＃でシフトかスルーを選択するセレクタ回
路で実現した例である。左右の並列シフター６および７
の出力は、後段のシフター出力選択器９に入力される。
再び第１図に戻り、シフター出力選択器９に対する選択
信号の発生回路８は、データＭのビットシフト数の正負
と、シフトモード選択信号ＳＭとを参照して、シフター
出力選択器９へ制御信号を出力するものである。例えば
、シフトモードが正規化モードならば選択器９がシフタ
ー６の出力を選択するように制御信号を与え、また、シ
フトモードが算術モードでシフト数が負ならば、選択器
９がシフター７の出力を選択するように制御信号を与え
る。
信号の発生回路８は、データＭのビットシフト数の正負
と、シフトモード選択信号ＳＭとを参照して、シフター
出力選択器９へ制御信号を出力するものである。例えば
、シフトモードが正規化モードならば選択器９がシフタ
ー６の出力を選択するように制御信号を与え、また、シ
フトモードが算術モードでシフト数が負ならば、選択器
９がシフター７の出力を選択するように制御信号を与え
る。
ここで、シフター選択器８の入力は絶対値生成部４の入
力データＭの符号ビットｍ日および′０＃となる。ｍｇ
＝＝ＱとなるのはＭ２Ｏ３ときで、これは入力データＸ
の左シフト要求を意味する。また、ｍ８＝１となるのは
Ｍ〈０のときで、これは入力データＸの右シフト要求を
意味する。正規化モードのときはデータＸを左シフトす
るか、あるいはシフトしないことを意味するから、シフ
ター選択器８への一方の入力は１０”とする。ここで制
御信号８Ｍの値を正規化シフトモードのとき８Ｍ＝０、
算術シフトモードのとき８Ｍ＝１と決めれば、シフター
選択器８にはｍ４とＳＭを入力とする２人力ＮＡＮＤゲ
ートを用いればよい。そのとき、ＮＡＮＤの出力力ｔ
−”＝ ｏ”′ならば並列シフター７を、′１”ならば
並列シフター６を出力するようにシフター出力選択器９
を設計する。このようにしてシフター出力選択器９は選
択出力データＹ＝ ｙｓ ｙｓ ５・・・・・・ｙ１を
出力する。
力データＭの符号ビットｍ日および′０＃となる。ｍｇ
＝＝ＱとなるのはＭ２Ｏ３ときで、これは入力データＸ
の左シフト要求を意味する。また、ｍ８＝１となるのは
Ｍ〈０のときで、これは入力データＸの右シフト要求を
意味する。正規化モードのときはデータＸを左シフトす
るか、あるいはシフトしないことを意味するから、シフ
ター選択器８への一方の入力は１０”とする。ここで制
御信号８Ｍの値を正規化シフトモードのとき８Ｍ＝０、
算術シフトモードのとき８Ｍ＝１と決めれば、シフター
選択器８にはｍ４とＳＭを入力とする２人力ＮＡＮＤゲ
ートを用いればよい。そのとき、ＮＡＮＤの出力力ｔ
−”＝ ｏ”′ならば並列シフター７を、′１”ならば
並列シフター６を出力するようにシフター出力選択器９
を設計する。このようにしてシフター出力選択器９は選
択出力データＹ＝ ｙｓ ｙｓ ５・・・・・・ｙ１を
出力する。
以上説明したように、・本発明によれば８桁パラレル２
進データの正規化シフＦおよび算術シフトの２種の動作
モードを、並列シフターの共有化を行うことによって経
済的に実現することができる。
進データの正規化シフＦおよび算術シフトの２種の動作
モードを、並列シフターの共有化を行うことによって経
済的に実現することができる。
マタ、従来のマイクロプロ士ツサ等における固定小数点
演算回路中には本発明において示した如き正規化シフト
機能を取り入れた例は見当たらず、データの正規化は１
ビツトシフトと正規化判定の繰シ返し操作によシ実現し
ているものと考えられるが、これがデータ処理時間の増
大を招くことは先にも述べた通シである。本発明によれ
ば、データの正規化シフトをデータの値によらずに１ス
テツプで実行することができ、データ処理時間の大幅な
短縮が実現できる。
演算回路中には本発明において示した如き正規化シフト
機能を取り入れた例は見当たらず、データの正規化は１
ビツトシフトと正規化判定の繰シ返し操作によシ実現し
ているものと考えられるが、これがデータ処理時間の増
大を招くことは先にも述べた通シである。本発明によれ
ば、データの正規化シフトをデータの値によらずに１ス
テツプで実行することができ、データ処理時間の大幅な
短縮が実現できる。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図における１〜３の各回路の入出力状態の一例を示
す説明図、第３図は第１図における並列シフター６およ
び７の構成例を示すプロツ符号説明 １・・・・・・ビット反転部、２・・四ビット反転桁検
出部、３・・・・・・エンコーダ、４・・曲絶対値生成
部、５・・・・・・シフトモード選択器、６・曲・並列
シフター（左シフト）、７・曲・並列シフター（右シフ
ト）、８・・・・・・シフター選択器、９・叩・シフタ
ー出力選択器 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清
第１図における１〜３の各回路の入出力状態の一例を示
す説明図、第３図は第１図における並列シフター６およ
び７の構成例を示すプロツ符号説明 １・・・・・・ビット反転部、２・・四ビット反転桁検
出部、３・・・・・・エンコーダ、４・・曲絶対値生成
部、５・・・・・・シフトモード選択器、６・曲・並列
シフター（左シフト）、７・曲・並列シフター（右シフ
ト）、８・・・・・・シフター選択器、９・叩・シフタ
ー出力選択器 代理人 弁理士 並 木 昭 夫 代理人 弁理士 松 崎 清
Claims (1)
- １）８桁（但しＮ〉２）のパラレル２進数から成る入力
データを並列シフトして出力する並列シフト回路であっ
て、前記入力データにつきその最上位ビットからみて最
初にビットの値が″Ｏ″から′１″、あるいは′１″か
ら″Ｏ＃に反転する直前の桁まで＠０＃あるいは′１”
が連続する桁数を求めて出力する第１の回路と、前記入
力データを側桁シフトすべきかとい５その所定の桁数を
外部よシ入力され、その絶対値を生成して出力する第２
の回路と、前記第１の回路からの出力と前記第２の回路
からの出力とを入力とし、外部よシ入力される選択指示
信号を参照入力として、前記両出力のうちの何れか一方
を選択出力する第３の回路と、該第３の回路の出力の値
を参照入力として、前記入力データを左にシフトする第
４の回路および右にシフトする第５の回路と、第４およ
び第５の両回路の出力を入力とし、前記選択指示信号と
前記第２の回路に入力される所定の桁数の正負の値とを
参照入力として、前記第４および第５の各回路の何れか
一方の出力を選択出力する＃！６の回路とを有して成る
ことを％徴とする並列シフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11258582A JPS595344A (ja) | 1982-07-01 | 1982-07-01 | 並列シフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11258582A JPS595344A (ja) | 1982-07-01 | 1982-07-01 | 並列シフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS595344A true JPS595344A (ja) | 1984-01-12 |
Family
ID=14590407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11258582A Pending JPS595344A (ja) | 1982-07-01 | 1982-07-01 | 並列シフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595344A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60179839A (ja) * | 1984-02-28 | 1985-09-13 | Fujitsu Ltd | ディジタル信号処理用デ−タシフト回路 |
| JPS61139830A (ja) * | 1984-12-13 | 1986-06-27 | Matsushita Electric Ind Co Ltd | 演算装置 |
| JPS62135931A (ja) * | 1985-12-10 | 1987-06-18 | Canon Inc | ビツトシフト回路 |
| JPS62190528A (ja) * | 1986-02-18 | 1987-08-20 | Oki Electric Ind Co Ltd | 演算装置 |
| JPS648438A (en) * | 1987-06-30 | 1989-01-12 | Mitsubishi Electric Corp | Data processor |
-
1982
- 1982-07-01 JP JP11258582A patent/JPS595344A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60179839A (ja) * | 1984-02-28 | 1985-09-13 | Fujitsu Ltd | ディジタル信号処理用デ−タシフト回路 |
| JPH0438006B2 (ja) * | 1984-02-28 | 1992-06-23 | Fujitsu Ltd | |
| JPS61139830A (ja) * | 1984-12-13 | 1986-06-27 | Matsushita Electric Ind Co Ltd | 演算装置 |
| JPS62135931A (ja) * | 1985-12-10 | 1987-06-18 | Canon Inc | ビツトシフト回路 |
| JPS62190528A (ja) * | 1986-02-18 | 1987-08-20 | Oki Electric Ind Co Ltd | 演算装置 |
| JPS648438A (en) * | 1987-06-30 | 1989-01-12 | Mitsubishi Electric Corp | Data processor |
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