JPS62135931A - ビツトシフト回路 - Google Patents
ビツトシフト回路Info
- Publication number
- JPS62135931A JPS62135931A JP60276001A JP27600185A JPS62135931A JP S62135931 A JPS62135931 A JP S62135931A JP 60276001 A JP60276001 A JP 60276001A JP 27600185 A JP27600185 A JP 27600185A JP S62135931 A JPS62135931 A JP S62135931A
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- Japan
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- bit
- shift
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- input data
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はビットシフ）・回路に関し、特にパラレル入力
データビットのビットパラレルシフトを行ラビットシフ
ト回路に関する。
データビットのビットパラレルシフトを行ラビットシフ
ト回路に関する。
［従来の技術］
従来、小容量のビットシフト回路（例えば米国フェアチ
ャイルド社製の４ビツトシフタＦ３５０）は知られてい
るが、大容量のバラＬノルデータビットを入力としてこ
れを０〜任意数ビツトまで瞬時にシフト可能な高速ビッ
トシフト回路は存在しなかった。
ャイルド社製の４ビツトシフタＦ３５０）は知られてい
るが、大容量のバラＬノルデータビットを入力としてこ
れを０〜任意数ビツトまで瞬時にシフト可能な高速ビッ
トシフト回路は存在しなかった。
［発明が解決しようとする問題点］
本発明は上述した従来技術を背景になされたものであっ
て、その目的とする所は、簡単な構成で大容量任意数ビ
ットのビットパラレルシフトが行えるビットシフト回路
を提供することにある。
て、その目的とする所は、簡単な構成で大容量任意数ビ
ットのビットパラレルシフトが行えるビットシフト回路
を提供することにある。
［問題点を解決するための手段］
この問題を解決する一手段として例えば第１図に゛示す
実施例のビットシフ）・回路は、３１ビツトパラレル入
力データＤ。ＮＤ ３０を任意ビット数分データシフト
するビットシフト回路であって、夫々４ビツト数以内の
ビットシフトを行う複数のデータシフトブロック１０１
〜１０４と、シフトコードＳＯ〜Ｓ３に基づいて前記複
数のデータシフトブロック１０１〜ｔ０４の夫々をシフ
ト動作せしめると共に、前記データシフトブロック１０
１〜１０４の１つを選択するデコーダ１００を備える。
実施例のビットシフ）・回路は、３１ビツトパラレル入
力データＤ。ＮＤ ３０を任意ビット数分データシフト
するビットシフト回路であって、夫々４ビツト数以内の
ビットシフトを行う複数のデータシフトブロック１０１
〜１０４と、シフトコードＳＯ〜Ｓ３に基づいて前記複
数のデータシフトブロック１０１〜ｔ０４の夫々をシフ
ト動作せしめると共に、前記データシフトブロック１０
１〜１０４の１つを選択するデコーダ１００を備える。
若ｌノくは、３１（２×２Ｍ−１）ビットのパラレル入
力データビットＤｏ＝Ｄ３ｏ（Ｄ０〜Ｄ ２×２Ｍ−２
）についてＯ〜３１ （０〜２Ｍ−１）ビットまでのビ
ットパラレルシフトを行うビットシフト回路であって、
４ビット５ｏ−５３からなるシフトコードのうち上位２
（４−２）ビットＳ２．Ｓ３（Ｍ＞Ｎ）を入力として
４（２４−２）個の択一的な選択信号ＢＯ／〜Ｂ３／（
但し、／は負論理ＮＯＴを示し、また、ｉ＝０〜２４−
２−１）を出力するデコーダ（選択手段）１００と、各
パラレル出力データビットＡＯ〜Ａ１５が、例えばワイ
ヤードＯＲ回路Ｗ１〜Ｗ３により並列接続された状態で
、前記選択手段１００出力の選択信号ＢＯ／〜Ｂ３／に
より択一的に付勢され、かつ前記パラレル入力データビ
ツトＤｏ−Ｄ３０ （Ｄ０〜Ｄ２つ２Ｍ−２）のうち各
パラレル入力データビツトＤ０〜０１８．Ｄ４〜Ｄ２２
．Ｄ８〜Ｄ２６゜Ｄ１２〜Ｄ３０（Ｄｉ×２Ｎ〜Ｄ ｉ
ｘ２”。２′や２Ｍ−２）を入力として夫々が０〜３
（０〜２２−１）ビツトまでのビットパラレルシフトを
瞬時に行う４（２４−２）個のデータシフトブロック１
０１〜１０４を備える。
力データビットＤｏ＝Ｄ３ｏ（Ｄ０〜Ｄ ２×２Ｍ−２
）についてＯ〜３１ （０〜２Ｍ−１）ビットまでのビ
ットパラレルシフトを行うビットシフト回路であって、
４ビット５ｏ−５３からなるシフトコードのうち上位２
（４−２）ビットＳ２．Ｓ３（Ｍ＞Ｎ）を入力として
４（２４−２）個の択一的な選択信号ＢＯ／〜Ｂ３／（
但し、／は負論理ＮＯＴを示し、また、ｉ＝０〜２４−
２−１）を出力するデコーダ（選択手段）１００と、各
パラレル出力データビットＡＯ〜Ａ１５が、例えばワイ
ヤードＯＲ回路Ｗ１〜Ｗ３により並列接続された状態で
、前記選択手段１００出力の選択信号ＢＯ／〜Ｂ３／に
より択一的に付勢され、かつ前記パラレル入力データビ
ツトＤｏ−Ｄ３０ （Ｄ０〜Ｄ２つ２Ｍ−２）のうち各
パラレル入力データビツトＤ０〜０１８．Ｄ４〜Ｄ２２
．Ｄ８〜Ｄ２６゜Ｄ１２〜Ｄ３０（Ｄｉ×２Ｎ〜Ｄ ｉ
ｘ２”。２′や２Ｍ−２）を入力として夫々が０〜３
（０〜２２−１）ビツトまでのビットパラレルシフトを
瞬時に行う４（２４−２）個のデータシフトブロック１
０１〜１０４を備える。
−［作用］
かかる第１図の構成において、実施例のビットシフト回
路は３１ビツトのパラレル入力データビツトＤＯ〜Ｄ３
０について０〜１５ビツトまでのビットパラレルシフト
を有効に行う。即ち、０〜３（０〜２２−１）ビットま
でシフトする場合にはパラレル人力データピットがＤｏ
−Ｄ１８（Ｄ ０〜Ｄ ２Ｍ＋２Ｍ−２）であるシフト
ブロック１゜１を付勢してその出力ＡＯ〜Ａ１５を有効
にし、４〜７（２２〜２Ｘ２２−１）ビットまでシフト
する場合にはパラレル入力データビットがＤ４〜Ｄ２２
（Ｄ２”〜Ｄ ２”＋２Ｍ＋２２−２）であるシフトブ
ロック１０２を付勢してその出力ＡＯ〜Ａ１５を有効に
し、８〜１１（２Ｘ２２〜３Ｘ２２−１）ビットまでシ
フトする場合にはパラレル入力データピットがＤ ８〜
Ｄ ２６ （Ｄ ２×２Ｍ〜Ｄ ２Ｘ２”＋２Ｍ＋２Ｍ
−２）であるシフトブロック１０３を付勢してその出力
ＡＯＮＡ１５を有効にし、１２〜１５（３×２Ｍ〜４Ｘ
２２−１）ビットまでシフトする場合にはパラレル入力
データビツトがＤ１２〜Ｄ３０（Ｄ ３ｘ２”〜Ｄ ３
×２Ｍ＋２Ｍ＋２Ｍ−２）であるシフトブロック１０４
を付勢してその出力ＡＯ〜Ａ１５を有効にする。
路は３１ビツトのパラレル入力データビツトＤＯ〜Ｄ３
０について０〜１５ビツトまでのビットパラレルシフト
を有効に行う。即ち、０〜３（０〜２２−１）ビットま
でシフトする場合にはパラレル人力データピットがＤｏ
−Ｄ１８（Ｄ ０〜Ｄ ２Ｍ＋２Ｍ−２）であるシフト
ブロック１゜１を付勢してその出力ＡＯ〜Ａ１５を有効
にし、４〜７（２２〜２Ｘ２２−１）ビットまでシフト
する場合にはパラレル入力データビットがＤ４〜Ｄ２２
（Ｄ２”〜Ｄ ２”＋２Ｍ＋２２−２）であるシフトブ
ロック１０２を付勢してその出力ＡＯ〜Ａ１５を有効に
し、８〜１１（２Ｘ２２〜３Ｘ２２−１）ビットまでシ
フトする場合にはパラレル入力データピットがＤ ８〜
Ｄ ２６ （Ｄ ２×２Ｍ〜Ｄ ２Ｘ２”＋２Ｍ＋２Ｍ
−２）であるシフトブロック１０３を付勢してその出力
ＡＯＮＡ１５を有効にし、１２〜１５（３×２Ｍ〜４Ｘ
２２−１）ビットまでシフトする場合にはパラレル入力
データビツトがＤ１２〜Ｄ３０（Ｄ ３ｘ２”〜Ｄ ３
×２Ｍ＋２Ｍ＋２Ｍ−２）であるシフトブロック１０４
を付勢してその出力ＡＯ〜Ａ１５を有効にする。
［実施例コ
以下、添付図面に従って本発明の実施例を詳細に説明す
る。第１図〜第２図（ａ）、（ｂ）は本発明の詳細な説
明に係り、第１図は実施例のビットシフト回路の回路図
、第２図（ａ）はビットシフト回路の動作を示す説明図
、第２図（ｂ）は４ビツトシフタ６１〜７６の動作を示
す説明図である。
る。第１図〜第２図（ａ）、（ｂ）は本発明の詳細な説
明に係り、第１図は実施例のビットシフト回路の回路図
、第２図（ａ）はビットシフト回路の動作を示す説明図
、第２図（ｂ）は４ビツトシフタ６１〜７６の動作を示
す説明図である。
第１図において、１００は４ビツトＳＯ〜Ｓ３からなる
シフトコードのうち上位の２ビツト＄２、Ｓ３を入力と
して合計４個の択一的な選択信号ＢＯ／〜Ｂ３／を出力
するデコーダ（選択手段）である。選択信号ＢＯ／がＬ
ＯＷレベルの時はシフトブロック１０１を付勢し、選択
信号Ｂｌ／がＬＯＷレベルの時はシフトブロック１０２
を付勢し、選択信号Ｂ２／がＬＯＷレベルの時はシフト
ブロック１０３を付勢し、選択信号Ｂ３／がＬＯＷレベ
ルの時はシフトブロック１０４を付勢する。
シフトコードのうち上位の２ビツト＄２、Ｓ３を入力と
して合計４個の択一的な選択信号ＢＯ／〜Ｂ３／を出力
するデコーダ（選択手段）である。選択信号ＢＯ／がＬ
ＯＷレベルの時はシフトブロック１０１を付勢し、選択
信号Ｂｌ／がＬＯＷレベルの時はシフトブロック１０２
を付勢し、選択信号Ｂ２／がＬＯＷレベルの時はシフト
ブロック１０３を付勢し、選択信号Ｂ３／がＬＯＷレベ
ルの時はシフトブロック１０４を付勢する。
１０１〜１０４はシフトブロックであり、例えばシフト
ブロック１０１においては、４つの４ビツトシフタ６１
〜６４に共通の出力付勢信号ＢＯ／及びシフトコードビ
ット５Ｏ１ｓ１が与えられており、４ビツトシフタ６１
〜６４の各出力ビットＡＯＮＡ３．Ａ４〜Ａ７．Ａ８〜
Ａ１１゜Ａ１２〜Ａ１５の信号は合計１６ビツトのパラ
レル出力ビツトデータＡＯ〜Ａ１５を形成するように接
続されている。
ブロック１０１においては、４つの４ビツトシフタ６１
〜６４に共通の出力付勢信号ＢＯ／及びシフトコードビ
ット５Ｏ１ｓ１が与えられており、４ビツトシフタ６１
〜６４の各出力ビットＡＯＮＡ３．Ａ４〜Ａ７．Ａ８〜
Ａ１１゜Ａ１２〜Ａ１５の信号は合計１６ビツトのパラ
レル出力ビツトデータＡＯ〜Ａ１５を形成するように接
続されている。
６１〜７６は各シフトブロック１０１〜１０４を構成す
る同一の４ビツトシフタチツプ（例えば米国フェアチャ
イルド社のＦ３５０）である。例えば４ビツトシフタ６
１について第２図（ｂ）を参照して説明をすると、パラ
レルビットデータの入力端子Ｉ３〜Ｉ−３にはパラレル
入力データピットＤＯ〜Ｄ６が接続され、またシフトデ
ータの出力端子Ｙ３〜Ｙ、には出力データビットライン
ＡＯ〜Ａ３が接続されている。４ビツトシフタ６１はそ
の出力付勢端子ＯＥに選択信号ＢＯ／のＬＯＷレベルが
与えられている状態では出力端子Ｙ３〜Ｙｏの４３号レ
ベルが付勢され、また選択信号ＢＯ／のＨＩＧＨレベル
が与えられている状態では出力端子Ｙ３〜Ｙｏの信号レ
ベルがハイインピーダンスレベルＺである。ビットシフ
ト制御はシフト制御端子Ｓ。、Ｓ、に与えられるシフト
コードの下位２ビットＳｏ、Ｓｌによって行われる。即
ち、第２図（ｂ）においてシフトコードＳｏ、Ｓｔの内
容が０．０のときはシフト数がＯであってパラレル入力
データビットＤｏ−Ｄ３の内容がそのまま出力データビ
ットＡＯ−Ａ３に現われる。またシフトコードｓｏ、ｓ
ｔの内容が１．０のときはシフト数が１であってパラレ
ル入力データピットＤ１〜Ｄ４の内容が１つシフトされ
て出力データビットＡＯ〜Ａ３に現われる。また同様に
してシフトコードｓｏ、ｓｔの内容が１．１のときはシ
フト数が３であってパラレル入力データビツトＤ３〜Ｄ
６の内容が３つシフトされて出力データビットＡＯ−Ａ
３に現われる。こうして、シフトブロック１０１では４
つの４ビツトシフタ６１〜６４がその各出力部分を担当
する。ビットシフタ６１はＡＯ〜Ａ３、ビットシフタ６
２はＡ４〜Ａ７、ビットシフタ６３はＡ８〜Ａｌｌ、ビ
ットシフタ６４ばＡ１２〜Ａ１５である。シフトブロッ
ク１０１〜１０４の各出力ビットのラインはワイヤード
オア（Ｗｌ、Ｗ２゜Ｗ３）されており、付勢された何れ
か１つのシフトブロックがデータピッ１−ＡＯ〜Ａ１５
の信号を有効にする。
る同一の４ビツトシフタチツプ（例えば米国フェアチャ
イルド社のＦ３５０）である。例えば４ビツトシフタ６
１について第２図（ｂ）を参照して説明をすると、パラ
レルビットデータの入力端子Ｉ３〜Ｉ−３にはパラレル
入力データピットＤＯ〜Ｄ６が接続され、またシフトデ
ータの出力端子Ｙ３〜Ｙ、には出力データビットライン
ＡＯ〜Ａ３が接続されている。４ビツトシフタ６１はそ
の出力付勢端子ＯＥに選択信号ＢＯ／のＬＯＷレベルが
与えられている状態では出力端子Ｙ３〜Ｙｏの４３号レ
ベルが付勢され、また選択信号ＢＯ／のＨＩＧＨレベル
が与えられている状態では出力端子Ｙ３〜Ｙｏの信号レ
ベルがハイインピーダンスレベルＺである。ビットシフ
ト制御はシフト制御端子Ｓ。、Ｓ、に与えられるシフト
コードの下位２ビットＳｏ、Ｓｌによって行われる。即
ち、第２図（ｂ）においてシフトコードＳｏ、Ｓｔの内
容が０．０のときはシフト数がＯであってパラレル入力
データビットＤｏ−Ｄ３の内容がそのまま出力データビ
ットＡＯ−Ａ３に現われる。またシフトコードｓｏ、ｓ
ｔの内容が１．０のときはシフト数が１であってパラレ
ル入力データピットＤ１〜Ｄ４の内容が１つシフトされ
て出力データビットＡＯ〜Ａ３に現われる。また同様に
してシフトコードｓｏ、ｓｔの内容が１．１のときはシ
フト数が３であってパラレル入力データビツトＤ３〜Ｄ
６の内容が３つシフトされて出力データビットＡＯ−Ａ
３に現われる。こうして、シフトブロック１０１では４
つの４ビツトシフタ６１〜６４がその各出力部分を担当
する。ビットシフタ６１はＡＯ〜Ａ３、ビットシフタ６
２はＡ４〜Ａ７、ビットシフタ６３はＡ８〜Ａｌｌ、ビ
ットシフタ６４ばＡ１２〜Ａ１５である。シフトブロッ
ク１０１〜１０４の各出力ビットのラインはワイヤード
オア（Ｗｌ、Ｗ２゜Ｗ３）されており、付勢された何れ
か１つのシフトブロックがデータピッ１−ＡＯ〜Ａ１５
の信号を有効にする。
かかる第１図の構成において、実施例の４ビツトシフト
回路は３１ビツトのパラレル入力データビットＤ０〜Ｄ
３０についてＯ〜１５ピットまでのシフトを有効に行う
。即ち、０〜３（Ｏ〜２２−１）ビットまでシフトする
場合はパラレル入力データビツトがＤＯ〜Ｄ１８（Ｄ０
〜Ｄ２′や２Ｍ−２）であるシフトブロック１０１をイ
」勢してその出力ＡＯ〜Ａ１５を有効にし、４〜７（２
２〜２Ｘ２２−１）ビットまでシフトする場合はパラレ
ル入力データピットがＤ４〜Ｄ２２（Ｄ２２〜ｐ２２．
２Ｍ＋２２−２）であるシフトブロック１０２を付勢し
てその出力ＡＯＮＡ１５を有効にし、８〜１１（２Ｘ２
２〜３Ｘ２２−１）ビットまでシフトする場合はパラレ
ル入力データピットがＤ８〜Ｄ ２６ （Ｄ ２Ｘ２２
〜Ｄ２ｘ２２＋２４や２Ｍ−２）であるシフトブロック
１０３を付勢してその出力ＡＯ〜Ａ１５を有効にし、１
２〜１５（３Ｘ２２〜４×２２−１）ビットまでシフト
する場合はパラレル入力データピットがＤ１２〜Ｄ３０
（Ｄ３つ２２〜Ｄ３ｘ２”や２Ｍ＋２Ｍ−２）であるシ
フトブロック１０４を付勢してその出力ＡＯ〜Ａ１５を
有効にする。
回路は３１ビツトのパラレル入力データビットＤ０〜Ｄ
３０についてＯ〜１５ピットまでのシフトを有効に行う
。即ち、０〜３（Ｏ〜２２−１）ビットまでシフトする
場合はパラレル入力データビツトがＤＯ〜Ｄ１８（Ｄ０
〜Ｄ２′や２Ｍ−２）であるシフトブロック１０１をイ
」勢してその出力ＡＯ〜Ａ１５を有効にし、４〜７（２
２〜２Ｘ２２−１）ビットまでシフトする場合はパラレ
ル入力データピットがＤ４〜Ｄ２２（Ｄ２２〜ｐ２２．
２Ｍ＋２２−２）であるシフトブロック１０２を付勢し
てその出力ＡＯＮＡ１５を有効にし、８〜１１（２Ｘ２
２〜３Ｘ２２−１）ビットまでシフトする場合はパラレ
ル入力データピットがＤ８〜Ｄ ２６ （Ｄ ２Ｘ２２
〜Ｄ２ｘ２２＋２４や２Ｍ−２）であるシフトブロック
１０３を付勢してその出力ＡＯ〜Ａ１５を有効にし、１
２〜１５（３Ｘ２２〜４×２２−１）ビットまでシフト
する場合はパラレル入力データピットがＤ１２〜Ｄ３０
（Ｄ３つ２２〜Ｄ３ｘ２”や２Ｍ＋２Ｍ−２）であるシ
フトブロック１０４を付勢してその出力ＡＯ〜Ａ１５を
有効にする。
尚、本実施例では３１ビツトのパラレル入力データを０
〜１６ビツトシフトすることの可能な構成を説明したが
、ビットシフタチップのシフト可能数やビットシフタチ
ップ及びシフトブロックの数を増減すれば、他のビット
数の入力及びシフトをも可能である。
〜１６ビツトシフトすることの可能な構成を説明したが
、ビットシフタチップのシフト可能数やビットシフタチ
ップ及びシフトブロックの数を増減すれば、他のビット
数の入力及びシフトをも可能である。
［発明の効果］
以上述べた如く本発明によれば、簡単な構成で大容量任
意数ビットのデータパラレルシフトが行えるビットシフ
ト回路を提供することができる。
意数ビットのデータパラレルシフトが行えるビットシフ
ト回路を提供することができる。
第１図は本発明に係る実施例のビットシフト回路の回路
図、 第２図（ａ）はビットシフト回路の動作を示す説明図、 第２図（ｂ）は４ビツトシフタ６１〜７６の動作を示す
説明図である。 図中、１００・・・デコーダ、１０１〜１０４シフトブ
ロツク、６１〜７６・・・４ビツトシフタである。
図、 第２図（ａ）はビットシフト回路の動作を示す説明図、 第２図（ｂ）は４ビツトシフタ６１〜７６の動作を示す
説明図である。 図中、１００・・・デコーダ、１０１〜１０４シフトブ
ロツク、６１〜７６・・・４ビツトシフタである。
Claims (3)
- （１）複数ビツトのパラレル入力データを任意ビツト数
分データシフトするビツトシフト回路において、夫々所
定ビツト数以内のビツトシフトを行う複数のデータシフ
ト手段と、シフトコードに基づいて前記複数のデータシ
フト手段の夫々をシフト動作せしめると共に、前記デー
タシフト手段の１つを選択する選択手段を備えることを
特徴とするビツトシフト回路。 - （２）２×２＾Ｍ−１ビツトのパラレル入力データビツ
トＤ＿０〜Ｄ＿２＿×２＾Ｍ＿−＿２について０〜２＾
Ｍ−１ビツトまでのデータビツトシフトを行うビツトシ
フト回路において、Ｍビツトのシフトコードのうち上位
Ｍ−Ｎビツト（Ｍ＞Ｎ）をコード入力として２＾Ｍ＾−
＾Ｎ個の択一的な選択信号Ｂｉ（ｉ＝０〜２＾Ｍ＾−＾
Ｎ−１）を出力する選択手段と、各パラレル出力データ
ビツトが並列にされた状態で前記選択手段出力の選択信
号Ｂｉにより択一的に付勢され、かつ前記パラレル入力
データビツトＤ＿０〜Ｄ＿２＿×＿２＾Ｍ＿−＿２のう
ち各パラレル入力データビツトＤｉ＿×＿２＾Ｎ〜Ｄｉ
＿×＿２＾Ｎ＿＋＿２＾Ｍ＿＋＿２＾Ｎ＿−＿２を入力
として夫々が０〜２＾Ｎ−１ビツトまでのパラレルデー
タビツトシフトを行う２＾Ｍ＾−＾Ｎ個のデータシフト
手段を備えることを特徴とするビツトシフト回路。 - （３）データシフト手段はパラレル入力データビツトＤ
ｉ＿×＿２＾Ｎ〜Ｄｉ＿×＿２＾Ｎ＿＋＿２＾Ｍ＿＋＿
２＾Ｎ＿−＿２のうち各パラレル入力データビツトＤｊ
＿×＿２＾Ｎ〜Ｄｊ＿×＿２＾Ｎ＿＋＿２＿×＿２＾Ｎ
＿−＿２（ｊ＝０〜２＾Ｍ＾−＾Ｎ−１）を入力として
夫々０〜２＾Ｎ＾−１ビツトまでのパラレルデータビツ
トシフトを行うビツトシフタが２＾Ｍ＾−＾Ｎ個直列に
されていることを特徴とする特許請求の範囲第２項記載
のビツトシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60276001A JPS62135931A (ja) | 1985-12-10 | 1985-12-10 | ビツトシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60276001A JPS62135931A (ja) | 1985-12-10 | 1985-12-10 | ビツトシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62135931A true JPS62135931A (ja) | 1987-06-18 |
Family
ID=17563390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60276001A Pending JPS62135931A (ja) | 1985-12-10 | 1985-12-10 | ビツトシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62135931A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS595344A (ja) * | 1982-07-01 | 1984-01-12 | Nippon Telegr & Teleph Corp <Ntt> | 並列シフト回路 |
| JPS59178538A (ja) * | 1983-03-08 | 1984-10-09 | バロ−ス・コ−ポレ−シヨン | シフタ回路のアレイ |
| JPS59226942A (ja) * | 1983-06-09 | 1984-12-20 | Nec Corp | シフト演算回路 |
-
1985
- 1985-12-10 JP JP60276001A patent/JPS62135931A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS595344A (ja) * | 1982-07-01 | 1984-01-12 | Nippon Telegr & Teleph Corp <Ntt> | 並列シフト回路 |
| JPS59178538A (ja) * | 1983-03-08 | 1984-10-09 | バロ−ス・コ−ポレ−シヨン | シフタ回路のアレイ |
| JPS59226942A (ja) * | 1983-06-09 | 1984-12-20 | Nec Corp | シフト演算回路 |
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