KR900002577B1 - 테스트 패턴 제너레이터(발생장치) - Google Patents

Abstract

내용 없음.

Description

테스트 패턴 제너레이터(발생장치)

제 1 도는 본 발명의 실시예로서의 테스트 패턴 제너레이터(test pattern generator)의 전체 구성도.

제 2 도는 제 1 도에 표시된 메모리내에 기억되는 정보를 해설한 도면.

제 3 도는 제 1 도에 나타낸 제너레이터의 동작을 설명한 도면.

제 4 도는 제 1 도에 나타낸 저속 메모리부분의 상세한 구성도.

제 5 도는 제 4 도에 나타낸 회로의 동작을 설명한 세부도.

제 6 도는 제 1 도에 나타낸 고속 메모리부분의 세부 구성도.

제 7 도는 제 6 도에 나타낸 회로의 동작을 설명한 세부도.

제 8 도는 웨이트 카운트(WAIT count)의 계산을 설명한 다이어그램.

제 9 도는 본 발명의 또 다른 실시예를 나타낸 세부도.

제 10 도는 제 9 도에 나타낸 제너레이터의 동작을 설명한 다이어그램.

본 발명은 LSI나 그와 유사한 것의 반도체 시험장치에 관한 것이며, 구체적으로 말하면 마이크로프로세서(micro-porcessor)나 그와 유사한 것을 시험할 때 사용되는 수많은 테스트 패턴(test pattern)을 고속으로 발생시키는 테스트 패턴 제너레이터(test pattern generator)에 관한 것이다.

일반적으로, 마이크로프로세서의 로직(logic)LSI나 그와 유사한 것을 시험할 때, 테스트 패턴을 시험장치의 메모리내에 미리 기억시켜 고속으로 호출시키며 이렇게 함으로써 테스트 패턴을 발생시킨다. 최근 몇년 동안 고속이며 고기능의 마이크로프로세서들이 개발되었으므로, 시험하는데 있어서 수많은 테스트 패턴을 고속으로 발생시켜야만 한다. 저속과 대용량의 메모리를 사용하여 고속으로 테스트 패턴을 호출함에 있어서, 비윌(interleave)동작이 가장 효과적인 수단이라고 알려져있다. 이 수단을 이용한 테스트 패턴으로서는 일본 특허 공개 공보 No.128646/1979에 발표된 장치가 그 일례이다. 보통은, 로직 LSI나 그와 유사한 것을 시험함에 있어서, 테스트 패턴을 순차적으로 호출하는 것뿐만 아니라 하나의 테스트 패턴을 반복 호출하는 기능과 호출 순서를 분기시키는 기능도 요구된다. 종래, 기술의 상기 예에서는, 이러한 기능들을 얻기 위하여, 저속 대용량의 메모리를 비윌 동작시키고, 그의 출력을 고속 소용량의 메모리에 기억시키며, 반복 호출이나 분기 호출을 수행한다. 그렇지만, 이와 같은 구성으로는 고속 메모리의 용량의 범위를 넘어선 분기(branch)가 불가능하므로, 테스트 패턴을 완전히 임의의 순서로 호출할 수 없다.

본 발명의 목적은 수많은 테스트 패턴을 임의의 순서로 고속으로 호출하고 발생시킬 수 있는 테스트 패턴 제너레이터를 제시하는데 있다.

비윌 동작을 하는 저속 대용량의 메모리에 고속 소용량의 메모리를 부가적으로 설치하고, 분기 후의 테스트 패턴을 메모리내에 미리 기억시키며, 테스트 패턴을 순차적으로 호출하고자 할때는 저속 대용량의 메모리로부터 테스트 패턴을 호출하며, 호출 순서에서 분기를 일으키고자 할때는 호출동작을 고속 소용량의 메모리로 전환시켜 저속 대용량의 메모리로부터의 호출동작이 다시 가능해질때까지 고속 소용량의 메모리로부터 테스트 패턴을 호출한다는 것이 본 발명의 특징이다.

이제부터는 첨부한 도면을 참조하여 본 발명의 실시예를 설명하고자 한다.

제 1 도는 테스트 패턴 제너레이터의 전체 구성도이다. 본 실시예의 테스트 패턴 제너레이터는 4개의 저속 대용량의 메모리 11, 12, 13, 14와 1개의 고속 소용량의 메모리 50, 저속 대용량의 메모리 11, 12, 13, 14와 고속 소용량의 메모리 50으로부터 데이터를 호출하기 위하여 저속 대용량의 메모리 11, 12, 13, 14의 비윌 동작을 수행시키기 위한 1개의 비윌 콘트롤러(controller) 20과, 1개의 셀렉터(selector)61, 그리고 호출 동작에 있어서, 분기가 일어날 때, 고속 소용량의 메모리 50으로부터 데이터를 호출하는 콘트롤(control)을 수행하는 고속 메모리 액세스 콘트롤러(memory access controller) 40으로 구성된다.

제 2 도는 저속 대용량의 메모리와, 고속 소용량의 메모리내에 기억되는 테스트 패턴의 일례이다. 제 2 도에 나타낸 테스트 프로그램(test program)은 메모리 11, 12, 13, 14, 50에 기억된 테스트 패턴과 호출순서를 콘트롤하기 위한 순서 명령으로 구성되어 있다. 순서명령NOP는 다음 어드레스(address)로의 전진을 나타내고 JUMP는 분기를 나타낸다. 제 2 도의 예에서는, 어드레스의 순서 0→1→2→9→13→14→15‥‥에 있어서, 각각의 어드레스에 해당하는 테스트 패턴이 호출되며 발생된다. 그와 같은 테스트 패턴이 제 1 도에 나타낸 실시예에 기억될때의 결과를 제 2 도에 나타내었다. 즉, 저속 메모리의 경우에 비윌 동작이 수행되므로 각각의 어드레스 0, 1, 2, 3에 대응하는 테스트 패턴이 각각 저속 대용량의 메모리 11, 12, 13, 14에 기억된다. 고속의 메모리는 분기중에만 사용되므로, 테스트 프로그램의 JUMP 명령에 해당하는 분기위치에서의 테스트 패턴, 본 도면에 나타낸 본 실시예에서 어드레스 9, 13의 테스트 패턴이 기억된다. 고속 메모리로부터의 호출동작은 저속 메모리로부터의 호출 동작이 다시 가능하게 될때까지 분기동작이 수행된 후에도 계속된다. 제 1 도에 나타낸 실시예에서는 저속 메모리의 4-방법 비윌 동작이 수행되므로 저속 메모리로부터의 호출동작은 기껏해야 분기동작의 수행으로부터 4사이클(cycle)이 지난 후에 가능해진다. 그 결과, 본 실시예에 있어서, 분기 동작후의 3사이클에 해당하는 테스트 패턴이 고속 메모리에 기억된다. 제 2 도에 나타낸 바와 같이, 테스트 프로그램내에는 어드레스 9로의 분기동작과 어드레스 13으로의 분기동작이 존재하므로, 어드레스 9로의 분기에 해당하는 어드레스 9, 10, 11의 테스트 패턴이 고속 메모리에 기억되며, 또한 어드레스 13에 해당하는 어드레스 13, 14, 15의 테스트 패턴도 고속 메모리에 기억된다.

이와같은 구성에서, 데이터(data)가 연속된 어드레스로부터 순차적으로 호출될때, 이 데이타는 저속 대용량의 메모리로부터 비윌 동작으로 호출된다. 분기가 일어날때는, 저속 대용량의 메모리로부터 데이터가 다시 호출하게 될때까지 고속 소용량의 메모리로부터 데이터가 호출된다. 이 호출 동작은 제 3 도를 참조하여 자세히 설명하겠다.

제 2 도에 나타낸 테스트 프로그램의 예에 따라 발생되는 어드레스 0→1→2는 연속된 어드레스이므로 저속 메모리11, 12, 13내에서 순차적으로 액세스(access)가 이루어진다. 다음의 어드레스 9에서 분기가 이루어지므로, 저속 메모리는 웨이트 상태(WAIT Cycle)가 되며, 고속 메모리 50쪽으로 전환되어 액세스가 이루어진다. 다음의 어드레스 13도 또한 분기 명령이므로, 고속 메모리 50으로부터 액세스가 이루어진다.

다음에 호출되는 테스트 패턴은 어드레스 14의 테스트 패턴이다. 이 상태에서 호출이 가능한 저속 메모리는 저속 대용량의 메모리 14이나, 어드레스 14에 해당하는 테스트 패턴이 저속 대용량의 메모리 14에 기억되는 것은 아니다(제 2 도를 참조할 것). 따라서, 어드레스 14의 테스트 패턴의 호출은 여전히 고속 소용량의 메모리 50으로부터 수행된다.

다음에 호출되는 어드레스 15에 해당하는 테스트 패턴은 저속 대용량의 메모리 14내에 기억된다. 따라서, 이 사이클 후에는, 테스트 패턴은 저속 대용량의 메모리로부터 순차적으로 다시 호출된다. 어드레스 15, 16, 17……은 저속 대용량의 메모리 14, 11, 12……로부터 순서대로 호출된다. 저속의 메모리들이 비윌동작을 하므로, 테스트 패턴의 출력은 액세스 시작으로부터 수 사이클만큼 지연된다. 앞에서 설명한 바와 같이 본 발명의 특징은 저속의 메모리들로부터의 호출의 기능여부 및 그 전환 콘트롤에 관한 결정에 있다.

제 1 도에서, 숫자 100은 비윌 콘트롤러 20과 셀렉터 콘트롤러 30 그리고 고속메모리 액세스 콘트롤러 40에 공급되는 클럭신호를 가리키며, 숫자 111, 112, 113, 114는 각각 저속 대용량의 메모리 11, 12, 13, 14로부터의 출력 데이터를 가리키며, 숫자 120을 비윌 콘트롤러 20에 공급되는 어드레스 신호를 가리키며, 숫자 121, 122, 123, 124는 비윌 콘트롤러 20으로부터 저속 대용량의 메모리 11, 12, 13, 14에 각각 공급되는 어드레스 신호를 가리키며, 숫자 129는 비윌 콘트롤러 20으로부터 셀렉터 61에 공급되는 셀렉트(select)신호를 가리키며, 숫자 130은 셀렉트 콘트롤러 30에 공급되는 셀렉트 콘트롤 신호를 가리키며, 숫자 131, 132는 셀렉트 콘트롤러 30으로부터 각각 비윌 콘트롤러 20과 고속 액세스 콘트롤러 40에 공급되는 셀렉트 신호를 가리키며, 숫자 133은 셀렉트 콘트롤이 30으로부터 셀렉터 62에 가해지는 셀렉트 신호를 가리키며, 숫자 140은 고속 메모리 액세스 콘트롤러 40에 가해지는 압축된 어드레스 신호를 가리키며, 숫자 141은 고속 메모리 액세스 콘트롤러 40으로부터 고속 소요량의 메모리 50에 가해지는 어드레스 신호를 가리키며, 숫자 150, 161은 각각 고속 소용량의 메모리 50과 셀렉터 61부터의 출력 데이터를 가리키고, 숫자 162는 셀렉터 62로부터의 출력 데이터를 가리킨다. 제 4 도는 제 1 도에 나타낸 저속 메모리 부분의 세부 구성도이며, 제 5 도는 그 동작을 설명해 놓은 다이어그램이다. 4-방법 비윌 동작을 수행하는 저속 대용량의 메모리 11, 12, 13, 14는 서로 1사이클만큼 엑세스 타이밍에 있어서, 쉬프트되어(shifted) 있으므로, 메모리 11~14에는 각각 이 어드레스를 갖는 레지스터(register)23~26을 마련해 놓는다.

레지스터 23~26과 셀렉터 61의 콘트롤은 본 실시예에 있어서 4-방법 비윌 동작이므로, 2비트의 카운터 21에 의해 콘트롤이 수행된다. 레지스터 23~26에 가해지는 로드 인에이블 콘트롤 신호(load enable control signal)125~128은 디코우더(decoder)22에 의해 디코우드되는 카운터 21의 출력이다. 셀렉터 61에 가해지는 셀렉트 신호 129는 딜레이 레지스터(delay register)27에 의해 딜레이 되는 카운터 21의 출력이다. 카운터 21에 가해지는 카운트 인에이블 콘트롤 신호 131은 콘트롤 되어 그에 의해 저속의 메모리의 비윌 동작이 웨이트(wait)상태(WAIT 사이클)로 된다.

제 6 도는 고속 메모리 콘트롤 부분과 셀렉트 콘트롤러 30의 세부 구성도이며, 제 7 도는 그 동작을 설명하는 다이어그램이다. 앞에서 설명한 바와같이 4-방법 비윌 동작을 수행하는 실시예에서는, 분기가 이루어진 후에, 테스트 패턴의 데이터가 고속 메모리로부터 연속적으로 기껏해야 3사이클 내에 호출될 수 있다. 그 결과, 고속 메모리는 3개의 고속 메모리 51, 52, 53으로 구성되며, 고속 메모리 51, 52, 53의 각각의 출력은 분기후에 수 사이클이 경과할때마다 셀렉터 43에 의해 순차적으로 선택된다. 이 고속 메모리 51, 52, 53은 레지스터 41에 의해 어드레스를 배정받으며 레지스터 41의 내용은 분기가 이루어질 때마다 JUMP 신호 130-2에 의해 다음의 압축 어드레스 140으로 바뀌어진다(이 신호는 본 실시예에서 제 1 신호 132에 해당한다). 압축 어드레스는 각각의 분기 명령에 해당한다.

제 6 도에 나타낸 회로에서는, 고속 메모리 50은 3개의 고속 메모리 51, 52, 53으로 구성되므로, 제 1 도에는 표시하지 않았으나 고속 메모리 출력 선택 회로 40이 부가된다.

카운터 42는 셀렉트 신호 142에 의한 셀렉터 43의 선택 배정이 수행되며, 분기가 일어날 때마다 JUMP신호 130-2에 의해 클리어(clear)된다. 딜레이 레지스터(delay register) 44는 고속 메모리 51, 52, 53의 출력 151, 152, 153의 타이밍(timing), 즉 셀렉터 43의 출력 154의 타이밍을 앞에서 언급한 저속 메모리들의 출력 타이밍과 일치하게 한다.

셀렉트 콘트롤러 30의 다운 카운터(down counter)32는 정상 상태에서는 0을 출력시킨다. 다운 카운터 32의 출력 134가 0일때, -1/PASS 회로 33은 0을 출력시킨다. 출력 134가 0이 아닐때, -1/PASS 회로 33은 -1로 처리되는 값을 출력시킨다. 분기가 이루어질때는, 다운 카운터 32의 값이 0이라고 한다면, 가산기 31은 WAIT카운트 130-1이 다운 카운터 32에 고유한 것처럼 분기에 고유한 WAIT카운트 130-1을 로드 시킨다. 다운 카운터는 그 값이 다음의 사이클에서 0이 될때까지 다운 카운트를 수행한다. 분기가 이루어지는 동안, 다운 카운터 32의 출력값 134가 0이 아니라면, -1로 처리되는 값이 가산기 31에 의해 분기에 고유한 WAIT 카운트에 가산되며 그 결과의 값이 다운 카운터 32에 로드된다. 다운 카운터 32의 출력이 0일때, 0-검출신호(제 1 도에 나타낸 카운트 인에이블 신호 131과 똑같은 신호)가 출력된다. 0-검출 신호 135를 이용하여 고속 메모리와 저속 메모리의 전환이 수행된다. 딜레이 레지스터 34는 메모리의 출력타이밍이 전환 타이밍과 일치하도록 한다.

제 8 도는 제 6 도와 제 7 도에 사용된 분기에 특유한 WAIT 카운트의 계산 방법을 설명한 다이어그램이다. 본 실시예는 4-방법 비윌 동작을 나타내므로, N=4이다. 어드레스 2로부터 어드레스 9로 분기가 이루어질 때 K=2이고 L=9이므로, 분기에 특유한 웨이트 카운트는 다음과 같다 :

N=[{L-(K+1)}/N]mod=4-[{9-(2+1)}/4]mod=4-[6/4]mod=4-2=2

여기서[A/B]mod는 A를 B로 나눌때의 나머지를 가리킨다.

본 실시예에서, WAIT 카운트는 -1/PASS회로 33과 가산기 31을 이용하여 수정되며, 이렇게 함으로써 연속적인 분기가 가능해진다. 연속적인 분기상태에서 수정되는 WAIT카운트는 다음과 같이 주어진다 :

수정되는 WAIT 카운트=나머지 WAIT 카운트 -1+고유의 WAIT카운트 제 6 도와 제 7 도에서 설명한 바와같이, 수정되는 WAIT 카운트는 실시간으로 계산되며 이렇게 함으로써 제 6 도와 제 7 도의 설명으로부터 명백한 바와같이 연속적인 분기도 또한 더미(dummy)사이클이 없이 수행될 수 있다.

본 실시예에서 비윌 숫자가 4-방법으로 만들어지더라도, 그 숫자가 이것에 국한되지는 않는다. 비윌의 콘트롤 방법도 본 실시예에 국한되지는 않는다. 3개의 사이클에 해당 하는 테스트 패턴을 호출하기 위하여 3개의 메모리가 고속메모리로서 병렬로 액세스되는 방법을 본 실시예가 알려주기는 하나, 그 방법이 이것에 국한되지는 않으며 하나의 고속 메모리의 어드레스 비트에 의한 차이가 가능하다. 본 발명에 따르면, 테스트 패턴을 기억시키는 저속 대용량의 메모리는 N-방법 비윌로 동작하며 분기후의 테스트 패턴은 그 이전에 고속 메모리에 기억된다. 이 상태에서 분기가 일어날때, 필요한 테스트 패턴은 고속 메모리로부터 호출되며, 이렇게 함으로써 고속 대용량의 패턴 버퍼(pattern buffer)를 얻을 수 있다. 분기가 일어나고 패턴이 고속 메모리로부터 호출될때, 저속 대용량의 메모리로부터의 패턴의 호출이 가능해질때까지 고속 메모리로부터의 패턴의 호출이 여전히 가능해지며, 그렇게 함으로써 임의 액세스가 수행된다고 할지라도 더미 사이클이 발생되지 않으며 버퍼의 용량이 1/N로 감소되지는 않는다.

본 실시예의 착상에 근거하여 알고리즘적인 패턴 제너레이터를 실현시킬 수 있다. 본 구성의 패턴 제너레이터를 설명하고자 한다. 제 9 도는 알고리즘적인 패턴 제너레이터의 실시예를 설명한 구성도이며, 제 10 도는 그의 동작을 설명한 다이어그램이다. 즉, 제 9 도의 실시예에서 알고리즘적인 패턴 제너레이터(이후로는 "ALPG"라 칭함)의 출력 패턴이 한번 폭발되어 버퍼 메모리(buffer memory)내에 기억되며 비윌 동작이 다수의 버퍼 메모리의 조합을 이용하여 수행되며 이렇게 함으로써 고속 패턴 발생이 더미 사이클을 발생시킴이 없이 가능해진다.

제 9 도의 실시예는 3개의 알고리즘적 패턴 발생 유니트 PG1, PG2, PG3을 갖고 있다. 3개의 유니트 PG1, PG2, PG3은 비윌 콘트롤 시스템에 의해 동작된다. 유니트 PG1~PG3은 콘트롤 회로(CTL)207~209, ALPG201~203, 카운터 210~212, 그리고 메모리(PDB) 204~206으로 구성된다.

알고리즘적 패턴 제너레이터는 유니트 PG1~PG3 뿐만 아니라, CPU 215, 메모리 216, 공통버스(bus)249, 인터페이스(I/F)214, 그리고 멀티플렉서(MUX)213을 갖는다. 유니트 PG1~PG3과 CUP 215, 메모리 216사이에서 공통버스 249와 I/F214를 통해 데이터와 콘트롤 신호의 상호 통신이 수행된다.

제 10 도는 유니트 PG1~PG3 내부에서 데이터의 폭발을 위해 메모리(PDB)204에 기억시키고 그로부터 호출할때의 비윌 동작의 타임 챠트(time chart)이다.

유니트 PG1~PG3은 똑같이 구성되므로, 대표적인 유니트로서 PG1을 상세히 설명하고자 한다. ALPG 201은 마이크로프로그램 콘트롤 시스템(microprogram control system)에 의해 알고리즘적 패턴을 출력시킨다. PDB 204는 ALPG 201로부터 발생되는 알고리즘적 패턴을 기억시킨다. 카운터 201은 PDB 204의 어드레싱 카운터(addressing counter)이다. CTL 207은 카운터 210, ALPG 210과 MUX 213을 콘트롤 한다.

또한, 저속클럭(CK-L)244와 고속클럭(CK-H)245가 외부로부터 선택적으로 입력된다. 저속클럭은 호출클럭으로 사용되며, 고속 클럭은 기억클럭으로 사용된다.

피이드백 루프(feedack loop)를 갖는 ALPG에서는, 파이프라인(pipe line)에 의한 고속 동작이 더미 사이클을 막는다는 관점에서 볼때 어려운 듯하다. 그 결과, ALPG 201은 저속 클럭(CK-L)244를 이용하여 맨먼저 동작되며 출력 패턴 217은 PDB 204내에 기억된다. PDB 204의 저장되는 어드레스 238내에는, 클리어 입력(CLR)229에 의해 미리 클리어되는 카운터 210의 출력 238에 최초의 어드레스가 주어지며, 저속 클럭(CK-L)244에 순차적으로 가산되는 카운터의 출력에 어드레스가 주어지며, ALPG의 출력이 입력된다. 이 상태의 마지막 어드레스는 CPU 215와 I/F 214를 통해 카운터 210의 LD입력으로부터 주어진다. 카운터의 값이 이 어드레스 값과 일치할 때, 카운트-업(count-up)신호(C/U)235가 출력된다. 카운트-업 신호(C/U)235는 CTL 207을 통해 ALPG 201의 콘트롤 신호 226을 출력시키며, ALPG 201의 데이터 출력을 정지시킨다. 이 동작과 같은 시간에, CTL 207은 클리어 신호 229를 발생시키고 카운터 210을 클리어시키며, 동시에 카운터 210에의 클럭 입력을 저속 클럭 244로부터 고속 클럭 245로 전환 시키고 또한 전환 신호 252에 의해 PDB 204를 호출 모드로 전환시킨다. 그리고 난후에도 PDB 204는 고속 클럭에 의해 동작하는 카운터 210의 출력 어드레스 238에 따라 PDB 204로부터 ALPG 출력 패턴 데이터를 출력시킨다. 보통은 복잡하게 구성되는 ALPG 201과 비교할 때, 단순히 데이터를 호출하는 PDB 204는 여러 속도로 동작시킬 수 있다.

PG2, PG3에 대해서도 상술한바와 똑같은 동작이 수행된다. 유니트 PG1, PG2, PG3은 ALPG의 동작시간의 1/2과 같은 만큼의 위상으로 동작시키기 위해 기억되어 PG1, PG2, PG3의 각각은 비윌 동작을 하게 된다. 제 10 도는 동작 타이밍을 나타내며, 본 실시예는 PDB 동작 속도가 ALPG 동작 속도의 2개가 되는 경우를 나타낸다. 즉 PDB로의 기억 시간이 tw이고 PDB로부터의 호출 시간을 tr이라고 할때, tw=2tr이 된다. PG2는 PG1으로부터 tw/2 만큼 지연된 위치에서 개시되며 PG3은 tw/2 만큼 더 지연된 위치에서 시작된다.

앞에서 설명한 바와 같이, PDB 204~206으로부터의 출력은 멀티플렉서 MUX 213에 의해 순차적으로 전환되어 알고리즘적 패턴 출력 250을 PDB의 호출속도로 연속적으로 얻을 수 있다.

PG1에 주목하면, 첫번째 PDB 204가 출력을 발생시킨 후에는, 다음에 발생되는 AKPG 201의 출력 패턴이 PDB 204~206에 의해 발생되는 스텝(step)의 수 이후의 패턴을 발생시킬 것이 요구된다. 그 결과, ALPG 201 내에서 레지스터들에 대해 요구되는 데이터는 PG1의 시간 tr에 CPU 215로부터 기억된다. 알고리즘적 패턴을 미리 정해진 절차에 따라 계산 도중의 처리에 의해 발생된다. 제 10 도에 나타낸 동작의 수행 이전에, 각각의 주기 tr동안 어떠한 데이터라도 각각의 ALPG 201~203에 주어지게 된다면, 절반을 지나 PDB 204~206의 용량에 의해 주어지는 스텝수를 넘어선 PDB에 해당하는 양만큼의 패턴 발생이 가능하게 된다.

결국, 조건(n×tr)≥gtw를 만족하는 최소의 n(n=2, 3‥…)에 관한 PG의 요구숫자는 n+1이다.

주기 tr동안 ALPG 내의 레지스터에 데이터를 기억시키는 것이 상기 설명에서의 CPU로부터 수행된다고 하더라도, ALPG 그 자체에 의해 내부적으로 수행될 수도 있다. 한편, 본 실시예에는 나타내지 않았지만, 패턴 발생 속도가 저속이라 하더라도, 본 실시예에 나타낸 바와 같은 소위 하이브리드(hybrid)형식의 (ALPG+PDB)내에는 데이터 출력 통로가 형성되지 아니하며, ALPG 출력이 곧 PG출력이 되도록 데이터 출력 통로가 형성될 수도 있다. 또한, 카운터 210~212가 업-카운트(up-count)가 아니고 다운-카운트라 하더라도 유사한 동작이 수행된다.

본 실시예에 사용된 PDB는 일반적으로 로직 LSI테스팅을 위한 임의 패턴 데이터를 기억시키며 발생시키는 메모리로 사용될 수 있으며, 메모리 LSI와 로직 LSI를 위한 패턴 발생 시스템으로서도 사용할 수 있다. 따라서, PDB는 넓은 응용분야를 갖는다.

본 발명에 의하면, 더미 사이클을 발생시키지 않고 고속의 테스트 패턴을 발생시킬 수 있으며, 고속 메모리의 테스트가 가능해진다. 그러면 제 1 도의 실시예에 나타낸 저속 대용량의 메모리나 제 9 도에 나타낸 알고리즘적 패턴 발생 유니트를 임의로 증가시키거나 감소시킬 수 있으며, 그렇게 함으로써 가장 적당한 테스트 패턴을 구성할 수가 있다.

Claims (3)

1. 테스트 패턴을 저장하고 비윌 동작을 행하기위한 N개의 저속 메모리들과 저속 메모리들의 비윌 동작을 콘트롤 하기 위한 비윌 콘트롤러(20), 그리고 저속 메모리들로부터의 출력 데이터를 선택적으로 출력시키기 위한 제 1의 셀렉터(61)로 구성되는 제 1의 출력 수단과, 분기후의 테스트 패턴을 기억시키기 위한 고속 메모리(50)와, 제 1의 출력 수단의 저속 메모리의 테스트 패턴의 호출에 있어 분기가 일어날 때 고속 메모리로부터 테스트 패턴을 호출시키기 위해 콘트롤을 수행하는 메모리 액세스 콘트롤러(40)로 구성되는 제 2의 출력 수단.

   제 1의 출력수단의 비윌 콘트롤러(20)와 제 2의 출력 수단의 메모리 액세스 콘트롤러(40)의 전환 콘트롤을 수행하기 위한 셀렉트 콘트롤러(30)와, 제 1의 셀렉터(61)로부터 입력되는 출력 데이터(161)와 고속 메모리(50)로부터 입력되는 출력 데이터(150)를 선택적으로 출력시키기 위한 제 2의 셀렉터(62)로 구성되는 전환 셀렉트 수단으로 구성된 테스트 패턴 제너레이터.
2. 청구범위 제 1 항에 테스트 패턴 제너레이터에 있어서, 상기 고속 메모리(50)가 다수의 고속 메모리와, 다수의 고속 메모리의 출력 데이터를 선택하기 위한 출력 셀렉터(40')로 이루어지는 테스트 패턴 제너레이터.
3. 다수의 알고리즘적 패턴 발생 유니트와, 상기 발생 유니트에서 발생되는 알고리즘적 패턴을 취하여 선택적으로 출력시키기 위한 멀티플렉서(213)을 포함하며, 상기 알고리즘적 패턴 발생 유니트가 알고리즘적 패턴 제너레이터와 발생되는 패턴을 기억시키기 위한 메모리와 메모리의 기억 어드레스를 지시하는 어드레스 지시수단과, 메모리로의 데이터 입력과 데이터 출력을 콘트롤하기 위한 콘트롤 회로, 그리고 메모리로부터 멀티플렉서로 호출되는 알고리즘적 패턴을 전송하기 위한 수단으로 구성되는 테스트 패턴 제너레이터.

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