JP4588421B2 - テストパターン生成装置、回路設計装置、テストパターン生成方法、回路設計方法、テストパターン生成プログラム、回路設計プログラム - Google Patents
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Description
回路データを読み込み、前記回路データを複数の機能ブロックに分割する回路データ読み込み部と、
前記複数の機能ブロックを、テストパターンを生成する対象となる機能ブロックであるテストパターン生成対象ブロックと、前記テストパターン生成対象ブロック以外で前記テストパターン生成対象ブロックと同一構成の機能ブロックであるテストパターン複写対象ブロックとに分類し、前記テストパターン生成対象ブロックと前記テストパターン複写対象ブロックの対応付けを行う対応付け部と、
前記テストパターン生成対象ブロックのテストパターンを生成するテストパターン生成部と、
前記テストパターン複写対象ブロックに対応づけられた前記テストパターン生成対象ブロックのテストパターンを複写し、前記テストパターン複写対象ブロックのテストパターンとするテストパターン複写部と、
を備えてなるテストパターン生成装置。
(付記2) 付記1に記載のテストパターン生成装置において、
前記回路データ読み込み部は、機能ブロック毎のフリップフロップのリストを作成し、
前記対応付け部は、前記フリップフロップのリストに基づいて前記テストパターン生成対象ブロックと前記テストパターン複写対象ブロックを対応づけるテーブルを作成することを特徴とするテストパターン生成装置。
(付記3) 付記2に記載のテストパターン生成装置において、
前記対応付け部は、前記フリップフロップのリストに基づいてパターンマッチングを行い、同一構成の機能ブロックを認識することを特徴とするテストパターン生成装置。
(付記4) 回路の設計を行い、前記回路のテストパターンを生成する回路設計装置であって、
ユーザの指示に従って回路データを作成する回路設計部と、
回路データを読み込み、前記回路データを複数の機能ブロックに分割する回路データ読み込み部と、
前記複数の機能ブロックを、テストパターンを生成する対象となる機能ブロックであるテストパターン生成対象ブロックと、前記テストパターン生成対象ブロック以外で前記テストパターン生成対象ブロックと同一構成の機能ブロックであるテストパターン複写対象ブロックに分類し、前記テストパターン生成対象ブロックと前記テストパターン複写対象ブロックの対応付けを行う対応付け部と、
前記テストパターン生成対象ブロックのテストパターンを生成するテストパターン生成部と、
前記テストパターン複写対象ブロックに対応づけられた前記テストパターン生成対象ブロックのテストパターンを複写し、前記テストパターン複写対象ブロックのテストパターンとするテストパターン複写部と、
を備えてなる回路設計装置。
(付記5) 回路のテストパターンを生成するテストパターン生成方法であって、
回路データを読み込み、前記回路データを複数の機能ブロックに分割する回路データ読み込みステップと、
前記複数の機能ブロックを、テストパターンを生成する対象となる機能ブロックであるテストパターン生成対象ブロックと、前記テストパターン生成対象ブロック以外で前記テストパターン生成対象ブロックと同一構成の機能ブロックであるテストパターン複写対象ブロックに分類し、前記テストパターン生成対象ブロックと前記テストパターン複写対象ブロックの対応付けを行う対応付けステップと、
前記テストパターン生成対象ブロックのテストパターンを生成するテストパターン生成ステップと、
前記テストパターン複写対象ブロックに対応づけられた前記テストパターン生成対象ブロックのテストパターンを複写し、前記テストパターン複写対象ブロックのテストパターンとするテストパターン複写ステップと、
を備えてなるテストパターン生成方法。
(付記6) 付記5に記載のテストパターン生成方法において、
前記回路データ読み込みステップは、機能ブロック毎のフリップフロップのリストを作成し、
前記対応付けステップは、前記フリップフロップのリストに基づいて前記テストパターン生成対象ブロックと前記テストパターン複写対象ブロックを対応づけるテーブルを作成することを特徴とするテストパターン生成方法。
(付記7) 付記6に記載のテストパターン生成方法において、
前記対応付けステップは、前記フリップフロップのリストに基づいてパターンマッチングを行い、同一構成の機能ブロックを認識することを特徴とするテストパターン生成方法。
(付記8) 回路の設計を行い、前記回路のテストパターンを生成する回路設計方法であって、
ユーザの指示に従って回路データを作成する回路設計ステップと、
回路データを読み込み、前記回路データを複数の機能ブロックに分割する回路データ読み込みステップと、
前記複数の機能ブロックを、テストパターンを生成する対象となる機能ブロックであるテストパターン生成対象ブロックと、前記テストパターン生成対象ブロック以外で前記テストパターン生成対象ブロックと同一構成の機能ブロックであるテストパターン複写対象ブロックに分類し、前記テストパターン生成対象ブロックと前記テストパターン複写対象ブロックの対応付けを行う対応付けステップと、
前記テストパターン生成対象ブロックのテストパターンを生成するテストパターン生成ステップと、
前記テストパターン複写対象ブロックに対応づけられた前記テストパターン生成対象ブロックのテストパターンを複写し、前記テストパターン複写対象ブロックのテストパターンとするテストパターン複写ステップと、
を備えてなる回路設計方法。
(付記9) 回路のテストパターンを生成するテストパターン生成方法をコンピュータに実行させるテストパターン生成プログラムであって、
回路データを読み込み、前記回路データを複数の機能ブロックに分割する回路データ読み込みステップと、
前記複数の機能ブロックを、テストパターンを生成する対象となる機能ブロックであるテストパターン生成対象ブロックと、前記テストパターン生成対象ブロック以外で前記テストパターン生成対象ブロックと同一構成の機能ブロックであるテストパターン複写対象ブロックに分類し、前記テストパターン生成対象ブロックと前記テストパターン複写対象ブロックの対応付けを行う対応付けステップと、
前記テストパターン生成対象ブロックのテストパターンを生成するテストパターン生成ステップと、
前記テストパターン複写対象ブロックに対応づけられた前記テストパターン生成対象ブロックのテストパターンを複写し、前記テストパターン複写対象ブロックのテストパターンとするテストパターン複写ステップと、
をコンピュータに実行させるテストパターン生成プログラム。
(付記10) 付記9に記載のテストパターン生成プログラムにおいて、
前記回路データ読み込みステップは、機能ブロック毎のフリップフロップのリストを作成し、
前記対応付けステップは、前記フリップフロップのリストに基づいて前記テストパターン生成対象ブロックと前記テストパターン複写対象ブロックを対応づけるテーブルを作成することを特徴とするテストパターン生成プログラム。
(付記11) 付記10に記載のテストパターン生成プログラムにおいて、
前記対応付けステップは、前記フリップフロップのリストに基づいてパターンマッチングを行い、同一構成の機能ブロックを認識することを特徴とするテストパターン生成プログラム。
(付記12) 回路の設計を行い、前記回路のテストパターンを生成する回路設計方法をコンピュータに実行させる回路設計プログラムであって、
ユーザの指示に従って回路データを作成する回路設計ステップと、
回路データを読み込み、前記回路データを複数の機能ブロックに分割する回路データ読み込みステップと、
前記複数の機能ブロックを、テストパターンを生成する対象となる機能ブロックであるテストパターン生成対象ブロックと、前記テストパターン生成対象ブロック以外で前記テストパターン生成対象ブロックと同一構成の機能ブロックであるテストパターン複写対象ブロックに分類し、前記テストパターン生成対象ブロックと前記テストパターン複写対象ブロックの対応付けを行う対応付けステップと、
前記テストパターン生成対象ブロックのテストパターンを生成するテストパターン生成ステップと、
前記テストパターン複写対象ブロックに対応づけられた前記テストパターン生成対象ブロックのテストパターンを複写し、前記テストパターン複写対象ブロックのテストパターンとするテストパターン複写ステップと、
をコンピュータに実行させる回路設計プログラム。
Claims (10)
- 回路のテストパターンを生成するテストパターン生成装置であって、
回路データを読み込み、前記回路データを複数の機能ブロックに分割する回路データ読み込み部と、
前記複数の機能ブロックのうち、同一構成の複数の機能ブロックを認識し、認識した複数の機能ブロックを、テストパターンを生成する対象となる機能ブロックであるテストパターン生成対象ブロックと、前記テストパターン生成対象ブロック以外で前記テストパターン生成対象ブロックと同一構成の機能ブロックであるテストパターン複写対象ブロックとに分類し、前記テストパターン生成対象ブロックと前記テストパターン複写対象ブロックの対応付けを行う対応付け部と、
前記テストパターン生成対象ブロックのテストパターンを生成するテストパターン生成部と、
前記テストパターン複写対象ブロックに対応づけられた前記テストパターン生成対象ブロックのテストパターンを複写し、前記テストパターン複写対象ブロックのテストパターンとするテストパターン複写部と、
を備えてなるテストパターン生成装置。 - 請求項1に記載のテストパターン生成装置において、
前記回路データ読み込み部は、機能ブロック毎のフリップフロップのリストを作成し、
前記対応付け部は、前記フリップフロップのリストに基づいて前記テストパターン生成対象ブロックと前記テストパターン複写対象ブロックを対応づけるテーブルを作成することを特徴とするテストパターン生成装置。 - 請求項2に記載のテストパターン生成装置において、
前記対応付け部は、前記フリップフロップのリストに基づいてパターンマッチングを行い、同一構成の機能ブロックを認識することを特徴とするテストパターン生成装置。 - 回路の設計を行い、前記回路のテストパターンを生成する回路設計装置であって、
ユーザの指示に従って回路データを作成する回路設計部と、
回路データを読み込み、前記回路データを複数の機能ブロックに分割する回路データ読み込み部と、
前記複数の機能ブロックのうち、同一構成の複数の機能ブロックを認識し、認識した複数の機能ブロックを、テストパターンを生成する対象となる機能ブロックであるテストパターン生成対象ブロックと、前記テストパターン生成対象ブロック以外で前記テストパターン生成対象ブロックと同一構成の機能ブロックであるテストパターン複写対象ブロックとに分類し、前記テストパターン生成対象ブロックと前記テストパターン複写対象ブロックの対応付けを行う対応付け部と、
前記テストパターン生成対象ブロックのテストパターンを生成するテストパターン生成部と、
前記テストパターン複写対象ブロックに対応づけられた前記テストパターン生成対象ブロックのテストパターンを複写し、前記テストパターン複写対象ブロックのテストパターンとするテストパターン複写部と、
を備えてなる回路設計装置。 - 回路のテストパターンを生成するテストパターン生成方法であって、
回路データを読み込み、前記回路データを複数の機能ブロックに分割する回路データ読み込みステップと、
前記複数の機能ブロックのうち、同一構成の複数の機能ブロックを認識し、認識した複数の機能ブロックを、テストパターンを生成する対象となる機能ブロックであるテストパターン生成対象ブロックと、前記テストパターン生成対象ブロック以外で前記テストパターン生成対象ブロックと同一構成の機能ブロックであるテストパターン複写対象ブロックとに分類し、前記テストパターン生成対象ブロックと前記テストパターン複写対象ブロックの対応付けを行う対応付けステップと、
前記テストパターン生成対象ブロックのテストパターンを生成するテストパターン生成ステップと、
前記テストパターン複写対象ブロックに対応づけられた前記テストパターン生成対象ブロックのテストパターンを複写し、前記テストパターン複写対象ブロックのテストパターンとするテストパターン複写ステップと、
を備えてなるテストパターン生成方法。 - 請求項5に記載のテストパターン生成方法において、
前記回路データ読み込みステップは、機能ブロック毎のフリップフロップのリストを作成し、
前記対応付けステップは、前記フリップフロップのリストに基づいて前記テストパターン生成対象ブロックと前記テストパターン複写対象ブロックを対応づけるテーブルを作成することを特徴とするテストパターン生成方法。 - 回路の設計を行い、前記回路のテストパターンを生成する回路設計方法であって、
ユーザの指示に従って回路データを作成する回路設計ステップと、
回路データを読み込み、前記回路データを複数の機能ブロックに分割する回路データ読み込みステップと、
前記複数の機能ブロックのうち、同一構成の複数の機能ブロックを認識し、認識した複数の機能ブロックを、テストパターンを生成する対象となる機能ブロックであるテストパターン生成対象ブロックと、前記テストパターン生成対象ブロック以外で前記テストパターン生成対象ブロックと同一構成の機能ブロックであるテストパターン複写対象ブロックとに分類し、前記テストパターン生成対象ブロックと前記テストパターン複写対象ブロックの対応付けを行う対応付けステップと、
前記テストパターン生成対象ブロックのテストパターンを生成するテストパターン生成ステップと、
前記テストパターン複写対象ブロックに対応づけられた前記テストパターン生成対象ブロックのテストパターンを複写し、前記テストパターン複写対象ブロックのテストパターンとするテストパターン複写ステップと、
を備えてなる回路設計方法。 - 回路のテストパターンを生成するテストパターン生成方法をコンピュータに実行させるテストパターン生成プログラムであって、
回路データを読み込み、前記回路データを複数の機能ブロックに分割する回路データ読み込みステップと、
前記複数の機能ブロックのうち、同一構成の複数の機能ブロックを認識し、認識した複数の機能ブロックを、テストパターンを生成する対象となる機能ブロックであるテストパターン生成対象ブロックと、前記テストパターン生成対象ブロック以外で前記テストパターン生成対象ブロックと同一構成の機能ブロックであるテストパターン複写対象ブロックとに分類し、前記テストパターン生成対象ブロックと前記テストパターン複写対象ブロックの対応付けを行う対応付けステップと、
前記テストパターン生成対象ブロックのテストパターンを生成するテストパターン生成ステップと、
前記テストパターン複写対象ブロックに対応づけられた前記テストパターン生成対象ブロックのテストパターンを複写し、前記テストパターン複写対象ブロックのテストパターンとするテストパターン複写ステップと、
をコンピュータに実行させるテストパターン生成プログラム。 - 請求項8に記載のテストパターン生成プログラムにおいて、
前記回路データ読み込みステップは、機能ブロック毎のフリップフロップのリストを作成し、
前記対応付けステップは、前記フリップフロップのリストに基づいて前記テストパターン生成対象ブロックと前記テストパターン複写対象ブロックを対応づけるテーブルを作成することを特徴とするテストパターン生成プログラム。 - 回路の設計を行い、前記回路のテストパターンを生成する回路設計方法をコンピュータに実行させる回路設計プログラムであって、
ユーザの指示に従って回路データを作成する回路設計ステップと、
回路データを読み込み、前記回路データを複数の機能ブロックに分割する回路データ読み込みステップと、
前記複数の機能ブロックのうち、同一構成の複数の機能ブロックを認識し、認識した複数の機能ブロックを、テストパターンを生成する対象となる機能ブロックであるテストパターン生成対象ブロックと、前記テストパターン生成対象ブロック以外で前記テストパターン生成対象ブロックと同一構成の機能ブロックであるテストパターン複写対象ブロックとに分類し、前記テストパターン生成対象ブロックと前記テストパターン複写対象ブロックの対応付けを行う対応付けステップと、
前記テストパターン生成対象ブロックのテストパターンを生成するテストパターン生成ステップと、
前記テストパターン複写対象ブロックに対応づけられた前記テストパターン生成対象ブロックのテストパターンを複写し、前記テストパターン複写対象ブロックのテストパターンとするテストパターン複写ステップと、
をコンピュータに実行させる回路設計プログラム。
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Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8613326B2 (en) * | 2010-02-19 | 2013-12-24 | Garant Gp | Weeder |
ES1077194Y (es) * | 2012-05-07 | 2013-05-17 | Pedraza Mario Hervas | Recogedor de excrementos caninos |
CN110008172A (zh) * | 2019-04-02 | 2019-07-12 | 广东高云半导体科技股份有限公司 | 一种片上系统 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6375973A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | テストデ−タ編集機能付cad装置 |
JPH01158571A (ja) * | 1987-12-15 | 1989-06-21 | Toshiba Corp | 論理回路変換装置 |
JPH0934935A (ja) * | 1995-07-24 | 1997-02-07 | Hitachi Ltd | 半導体集積回路の設計方法 |
JPH10312405A (ja) * | 1997-05-13 | 1998-11-24 | N Ii C Tele Net Works Kk | ゲートアレイ設計シミュレータ |
JP2000162287A (ja) * | 1998-11-24 | 2000-06-16 | Advantest Corp | パターン信号を生成するパターン発生器 |
JP2001101254A (ja) * | 1999-09-30 | 2001-04-13 | Nec Corp | 故障シミュレーション装置及び方法並びに故障シミュレーションプログラムを記録した記憶媒体 |
JP2002157295A (ja) * | 2000-11-21 | 2002-05-31 | Nec Microsystems Ltd | 半導体回路設計装置および半導体回路設計方法 |
JP2003028936A (ja) * | 2001-07-16 | 2003-01-29 | Mitsubishi Electric Corp | 半導体装置のテストパターン編集方法 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR900001976B1 (ko) * | 1984-11-01 | 1990-03-30 | 가부시끼가이샤 히다찌세이사꾸쇼 | 다수 개의 패턴 발생기를 포함하는 패턴 검사 장치 |
US4759021A (en) * | 1985-01-31 | 1988-07-19 | Hitachi, Ltd. | Test pattern generator |
JPH03202790A (ja) | 1989-12-29 | 1991-09-04 | Hitachi Ltd | テストパターン生成方法 |
US5862149A (en) * | 1995-08-29 | 1999-01-19 | Unisys Corporation | Method of partitioning logic designs for automatic test pattern generation based on logical registers |
JP3867862B2 (ja) * | 1997-04-16 | 2007-01-17 | 株式会社ルネサステクノロジ | 半導体集積回路およびメモリの検査方法 |
JP3357577B2 (ja) * | 1997-07-24 | 2002-12-16 | 富士通株式会社 | 故障シミュレーション方法および装置並びに故障シミュレーションプログラムを格納した記憶媒体 |
JPH1183958A (ja) | 1997-09-02 | 1999-03-26 | Sharp Corp | テストパタン生成装置並びにテストパタン生成プログラムを記録した記録媒体 |
JPH11287847A (ja) | 1998-04-02 | 1999-10-19 | Ricoh Co Ltd | テストパターン作成装置及び方法並びにテストパターン作成プログラムを記録した記録媒体 |
JP2000067105A (ja) * | 1998-06-08 | 2000-03-03 | Matsushita Electric Ind Co Ltd | 集積回路の検査容易化設計方法 |
US6708166B1 (en) * | 1999-05-11 | 2004-03-16 | Norbert Technologies, Llc | Method and apparatus for storing data as objects, constructing customized data retrieval and data processing requests, and performing householding queries |
JP3430079B2 (ja) * | 1999-09-29 | 2003-07-28 | Necエレクトロニクス株式会社 | テストパタン圧縮方法とテストパタン圧縮装置及びシステム並びに記録媒体 |
US6557128B1 (en) * | 1999-11-12 | 2003-04-29 | Advantest Corp. | Semiconductor test system supporting multiple virtual logic testers |
US6459435B1 (en) * | 2000-01-11 | 2002-10-01 | Bluebolt Networks, Inc. | Methods, systems and computer program products for generating storyboards of interior design surface treatments for interior spaces |
JP3937034B2 (ja) * | 2000-12-13 | 2007-06-27 | 株式会社日立製作所 | 半導体集積回路のテスト方法及びテストパターン発生回路 |
US6789222B2 (en) * | 2001-01-05 | 2004-09-07 | Yardstick Research, L.L.C. | Single-pass methods for generating test patterns for combinational circuits |
US6795944B2 (en) * | 2001-05-10 | 2004-09-21 | International Business Machines Corporation | Testing regularly structured logic circuits in integrated circuit devices |
US6928638B2 (en) * | 2001-08-07 | 2005-08-09 | Intel Corporation | Tool for generating a re-generative functional test |
US6862717B2 (en) * | 2001-12-17 | 2005-03-01 | Logicvision, Inc. | Method and program product for designing hierarchical circuit for quiescent current testing |
US7142200B2 (en) * | 2002-05-22 | 2006-11-28 | Hitachi Displays, Ltd. | Display device and driving method thereof |
US7231561B2 (en) * | 2002-07-17 | 2007-06-12 | Ltx Corporation | Apparatus and method for data pattern alignment |
US7213187B2 (en) * | 2005-01-19 | 2007-05-01 | Faraday Technology Corp. | Digital logic test method to systematically approach functional coverage completely and related apparatus and system |
-
2004
- 2004-11-29 JP JP2004343279A patent/JP4588421B2/ja not_active Expired - Fee Related
-
2005
- 2005-02-18 US US11/060,504 patent/US7334171B2/en not_active Expired - Fee Related
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6375973A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | テストデ−タ編集機能付cad装置 |
JPH01158571A (ja) * | 1987-12-15 | 1989-06-21 | Toshiba Corp | 論理回路変換装置 |
JPH0934935A (ja) * | 1995-07-24 | 1997-02-07 | Hitachi Ltd | 半導体集積回路の設計方法 |
JPH10312405A (ja) * | 1997-05-13 | 1998-11-24 | N Ii C Tele Net Works Kk | ゲートアレイ設計シミュレータ |
JP2000162287A (ja) * | 1998-11-24 | 2000-06-16 | Advantest Corp | パターン信号を生成するパターン発生器 |
JP2001101254A (ja) * | 1999-09-30 | 2001-04-13 | Nec Corp | 故障シミュレーション装置及び方法並びに故障シミュレーションプログラムを記録した記憶媒体 |
JP2002157295A (ja) * | 2000-11-21 | 2002-05-31 | Nec Microsystems Ltd | 半導体回路設計装置および半導体回路設計方法 |
JP2003028936A (ja) * | 2001-07-16 | 2003-01-29 | Mitsubishi Electric Corp | 半導体装置のテストパターン編集方法 |
Also Published As
Publication number | Publication date |
---|---|
US7334171B2 (en) | 2008-02-19 |
US20060156138A1 (en) | 2006-07-13 |
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