JP4750665B2 - タイミング解析方法および装置 - Google Patents
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Description
上記の手法は有効なもので、実用的な時間でタイミング解析を行うことを可能にしている。しかしながら、年々の微細化および高密度化の進むLSI回路において、この手法でも、例えば、クロックパスなどの高い精度が求められるパスに対しては十分な精度を得ることはできない。
(2) 次に、高精度解析が必要なパスの認識を行う。
(4) スパイスデッキ35を用いて計算(ST7)した結果(スパイスデッキ解析結果36)をSTAの結果と置き換え、再度STAを実行する。
分割されたブロック単位の回路解析時に、ブロック毎のシミュレーション情報を保存し、
解析が必要なパスの認識を行い、
該解析が必要なパスについて、静的タイミング解析の結果と前記ブロック毎のシミュレーションの条件を使用して、前記分割されたブロックを結合したスパイスデッキを生成し、
該生成されたスパイスデッキによるシミュレーション結果を前記静的タイミング解析に反映させるようにしたことを特徴とするタイミング解析方法。
付記1に記載のタイミング解析方法において、
前記シミュレーションは、spiceシミュレーションであることを特徴とするタイミング解析方法。
付記1に記載のタイミング解析方法において、
前記パスの認識は、テンプレートを使用してスパイスデッキ生成対象ノードを求めることを特徴とするタイミング解析方法。
付記3に記載のタイミング解析方法において、
前記テンプレートは、インバータテンプレート、フリップフロップ回路テンプレート、或いは、フィードバックループテンプレートであることを特徴とするタイミング解析方法。
付記3に記載のタイミング解析方法において、
前記パスの認識は、前記テンプレートに該当する回路が見つかった場合、該テンプレートに該当する回路の所定の端子からバックトレースを行い、該バックトレースにより通過したノードをスパイスデッキ生成対象ノードとすることを特徴とするタイミング解析方法。
付記5に記載のタイミング解析方法において、
前記バックトレースは、トランジスタのドレイン端子からソース端子方向またはゲート端子方向に行うことを特徴とするタイミング解析方法。
付記1に記載のタイミング解析方法において、
前記パスの認識は、任意のノード名を指定し、該ノード名に該当するノードが見つかった場合、当該ノードをスパイスデッキ生成対象ノードとすることを特徴とするタイミング解析方法。
付記3〜7のいずれか1項に記載のタイミング解析方法において、
前記スパイスデッキ対象ノードが、前記静的タイミング解析を用いて計算したクリティカルパス上に存在した場合、前記スパイスデッキによるシミュレーション結果を前記静的タイミング解析による結果と置き換えて、再度、静的タイミング解析を行うことを特徴とするタイミング解析方法。
分割されたブロック単位の回路解析時に、ブロック毎のシミュレーション情報を保存するブロックシミュレーション情報保存部と、
解析が必要なパスについて、静的タイミング解析の結果と前記ブロック毎のシミュレーションの条件を使用して、前記分割されたブロックを結合したスパイスデッキを生成するスパイスデッキ生成部と、
該生成されたスパイスデッキによるシミュレーション結果を前記静的タイミング解析に反映させるフィードバック付き静的タイミング解析部と、を備えることを特徴とするタイミング解析装置。
付記9に記載のタイミング解析装置において、
前記シミュレーションは、spiceシミュレーションであることを特徴とするタイミング解析装置。
付記9に記載のタイミング解析装置において、さらに、
テンプレートを使用してスパイスデッキ生成対象ノードを求めるスパイスデッキ生成パス解析部を備えることを特徴とするタイミング解析装置。
付記11に記載のタイミング解析装置において、
前記スパイスデッキ生成パス解析部は、インバータテンプレート、フリップフロップ回路テンプレート、或いは、フィードバックループテンプレートを使用してスパイスデッキ生成対象ノードを求めることを特徴とするタイミング解析装置。
付記11に記載のタイミング解析装置において、
前記スパイスデッキ生成パス解析部は、前記テンプレートに該当する回路が見つかった場合、該テンプレートに該当する回路の所定の端子からバックトレースを行い、該バックトレースにより通過したノードをスパイスデッキ生成対象ノードとすることを特徴とするタイミング解析装置。
付記13に記載のタイミング解析装置において、
前記バックトレースは、トランジスタのドレイン端子からソース端子方向またはゲート端子方向に行うことを特徴とするタイミング解析装置。
付記9に記載のタイミング解析装置において、さらに、
任意のノード名を指定し、該ノード名に該当するノードが見つかった場合、当該ノードをスパイスデッキ生成対象ノードとするスパイスデッキ生成パス解析部を備えることを特徴とするタイミング解析装置。
付記11〜15のいずれか1項に記載のタイミング解析装置において、
前記スパイスデッキ対象ノードが、前記静的タイミング解析を用いて計算したクリティカルパス上に存在した場合、前記スパイスデッキによるシミュレーション結果を前記静的タイミング解析による結果と置き換えて、再度、静的タイミング解析を行うことを特徴とするタイミング解析装置。
コンピュータに、
分割されたブロック単位の回路解析時に、ブロック毎のシミュレーション情報を保存する手順と、
解析が必要なパスの認識を行う手順と、
該解析が必要なパスについて、静的タイミング解析の結果と前記ブロック毎のシミュレーションの条件を使用して、前記分割されたブロックを結合したスパイスデッキを生成する手順と、
該生成されたスパイスデッキによるシミュレーション結果を前記静的タイミング解析に反映させる手順と、を実行させ、回路のタイミング解析を行わせることを特徴とするタイミング解析プログラム。
付記17に記載のタイミング解析プログラムを記録した媒体。
11 演算処理装置本体
12 処理装置側メモリ
20 プログラム(データ)提供者
21 プログラムを格納する手段(回線先メモリ)
30 可搬型記録媒体
100 ブロックシミュレーション情報保存部
200 スパイスデッキ生成パス解析部
300 フィードバック付きSTA部
400 スパイスデッキ生成判別部
600 スパイスデッキ生成部
Claims (9)
- コンピュータが行うタイミング解析方法であって、前記コンピュータが、
分割されたブロック単位の回路解析時に、ブロック毎のシミュレーション情報を記憶装置に保存し、
タイミング解析が必要な順序回路へのクロックパスおよびデータパスの認識を行い、
該タイミング解析が必要な順序回路へのクロックパスおよびデータパスについて、静的タイミング解析の結果と前記ブロック毎のシミュレーションの情報を使用して、前記分割されたブロックを結合したスパイスデッキを生成し、
該生成されたスパイスデッキによるシミュレーション結果を前記静的タイミング解析に反映させるようにしたことを特徴とするタイミング解析方法。 - 請求項1に記載のタイミング解析方法において、
前記パスの認識は、テンプレートを使用して前記スパイスデッキをバックトレースで算出する際の起点となるスパイスデッキ生成対象ノードを求めることを特徴とするタイミング解析方法。 - 請求項2に記載のタイミング解析方法において、
前記パスの認識は、前記テンプレートに該当する回路が見つかった場合、該テンプレートに該当する回路の所定の端子からバックトレースを行い、該バックトレースにより通過したノードをスパイスデッキ生成対象ノードとすることを特徴とするタイミング解析方法。 - 分割されたブロック単位の回路解析時に、ブロック毎のシミュレーション情報を記憶装置に保存するブロックシミュレーション情報保存部と、
タイミング解析が必要な順序回路へのクロックパスおよびデータパスについて、静的タイミング解析の結果と前記ブロック毎のシミュレーションの情報を使用して、前記分割されたブロックを結合したスパイスデッキを生成するスパイスデッキ生成部と、
該生成されたスパイスデッキによるシミュレーション結果を前記静的タイミング解析に反映させるフィードバック付き静的タイミング解析部と、を備えることを特徴とするタイミング解析装置。 - 請求項4に記載のタイミング解析装置において、
前記タイミング解析が必要な順序回路へのクロックパスおよびデータパスを、テンプレートを使用して前記スパイスデッキをバックトレースで算出する際の起点となるスパイスデッキ生成対象ノードを求めることで認識することを特徴とするタイミング解析装置。 - 請求項5に記載のタイミング解析装置において、
前記パスの認識は、前記テンプレートに該当する回路が見つかった場合、該テンプレートに該当する回路の所定の端子からバックトレースを行い、該バックトレースにより通過したノードをスパイスデッキ生成対象ノードとすることを特徴とするタイミング解析装置。 - コンピュータに、
分割されたブロック単位の回路解析時に、ブロック毎のシミュレーション情報を記憶装置に保存する手順と、
タイミング解析が必要な順序回路へのクロックパスおよびデータパスの認識を行う手順と、
該タイミング解析が必要な順序回路へのクロックパスおよびデータパスについて、静的タイミング解析の結果と前記ブロック毎のシミュレーションの情報を使用して、前記分割されたブロックを結合したスパイスデッキを生成する手順と、
該生成されたスパイスデッキによるシミュレーション結果を前記静的タイミング解析に反映させる手順と、を実行させ、回路のタイミング解析を行わせることを特徴とするタイミング解析プログラム。 - 請求項7に記載のタイミング解析プログラムにおいて、
前記パスの認識は、テンプレートを使用して前記スパイスデッキをバックトレースで算出する際の起点となるスパイスデッキ生成対象ノードを求めることを特徴とするタイミング解析プログラム。 - 請求項8に記載のタイミング解析プログラムにおいて、
前記パスの認識は、前記テンプレートに該当する回路が見つかった場合、該テンプレートに該当する回路の所定の端子からバックトレースを行い、該バックトレースにより通過したノードをスパイスデッキ生成対象ノードとすることを特徴とするタイミング解析プログラム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006275428A JP4750665B2 (ja) | 2006-10-06 | 2006-10-06 | タイミング解析方法および装置 |
US11/652,043 US8000951B2 (en) | 2006-10-06 | 2007-01-11 | Timing analysis method and apparatus for enhancing accuracy of timing analysis and improving work efficiency thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006275428A JP4750665B2 (ja) | 2006-10-06 | 2006-10-06 | タイミング解析方法および装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008097130A JP2008097130A (ja) | 2008-04-24 |
JP4750665B2 true JP4750665B2 (ja) | 2011-08-17 |
Family
ID=39379944
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006275428A Expired - Fee Related JP4750665B2 (ja) | 2006-10-06 | 2006-10-06 | タイミング解析方法および装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8000951B2 (ja) |
JP (1) | JP4750665B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7793245B2 (en) * | 2006-12-29 | 2010-09-07 | Wisconsin Alumni Research Foundation | Statistical iterative timing analysis of circuits having latches and/or feedback loops |
US9378324B2 (en) | 2010-02-11 | 2016-06-28 | Jesse Conrad Newcomb | System and method of detecting design rule noncompliant subgraphs in circuit netlists |
US20110196642A1 (en) * | 2010-02-11 | 2011-08-11 | Jesse Newcomb | Subgraph searching |
US9218440B2 (en) * | 2014-05-16 | 2015-12-22 | Freescale Semiconductor, Inc. | Timing verification of an integrated circuit |
US9201116B1 (en) * | 2014-07-25 | 2015-12-01 | Freescale Semiconductor, Inc. | Method of generating test patterns for detecting small delay defects |
US9405871B1 (en) * | 2014-12-05 | 2016-08-02 | Xilinx, Inc. | Determination of path delays in circuit designs |
CN107844678B (zh) * | 2017-12-21 | 2020-05-12 | 北京华大九天软件有限公司 | 包含IP/Memory时序路径的spice仿真方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1021276A (ja) * | 1996-06-28 | 1998-01-23 | Toshiba Corp | パターンマッチング方法、タイミング解析方法、及びタイミング解析装置 |
JPH1063693A (ja) * | 1996-08-20 | 1998-03-06 | Hitachi Ltd | 論理回路の信号遅延時間計算方法および遅延時間の表示方法 |
JP2970600B2 (ja) * | 1997-06-06 | 1999-11-02 | 日本電気株式会社 | 論理シミュレーション方式 |
JP2001076020A (ja) * | 1999-09-02 | 2001-03-23 | Fujitsu Ltd | 活性化パスシミュレーション装置及び活性化パスシミュレーション方法 |
US6405348B1 (en) * | 1999-10-27 | 2002-06-11 | Synopsys, Inc. | Deep sub-micron static timing analysis in the presence of crosstalk |
JP4087572B2 (ja) | 2001-01-24 | 2008-05-21 | 富士通株式会社 | カスタムlsiにおける遅延特性解析方法 |
US6983432B2 (en) * | 2001-05-04 | 2006-01-03 | International Business Machines Corporation | Circuit and method for modeling I/O |
JP4548985B2 (ja) * | 2001-08-16 | 2010-09-22 | ルネサスエレクトロニクス株式会社 | 回路解析装置 |
US7107558B2 (en) * | 2003-06-09 | 2006-09-12 | Lsi Logic Corporation | Method of finding critical nets in an integrated circuit design |
TWI406143B (zh) * | 2005-02-03 | 2013-08-21 | Sage Software Inc | 用於訂製及特定應用積體電路設計之靜態時序分析及動態模擬技術 |
US7506293B2 (en) * | 2006-03-22 | 2009-03-17 | Synopsys, Inc. | Characterizing sequential cells using interdependent setup and hold times, and utilizing the sequential cell characterizations in static timing analysis |
-
2006
- 2006-10-06 JP JP2006275428A patent/JP4750665B2/ja not_active Expired - Fee Related
-
2007
- 2007-01-11 US US11/652,043 patent/US8000951B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008097130A (ja) | 2008-04-24 |
US8000951B2 (en) | 2011-08-16 |
US20080154571A1 (en) | 2008-06-26 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110125 |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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