JP2970600B2 - 論理シミュレーション方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路のシミュ
レーション装置及びシミュレーション方法に関し、特に
タイムホイールを使用したイベントドリブン型シミュレ
ーション方法に関する。

【０００２】

【従来の技術】従来、この種のシミュレーションは、例
えば特開平３−２０４７７５号公報に記載されているよ
うに、論理素子における遅延を考慮した回路の動作を保
証しながら、タイムホイール（Ｔｉｍｅ Ｗｈｅｅｌ）
を用いてイベントの発生しない時刻をスキップすること
でシミュレーション速度を高速化することを目的として
用いられている。

【０００３】図８は、従来の論理シミュレーション装置
の構成の一例を示す図である。この従来の論理シミュレ
ーション装置は、テストパタン入力装置３０１、論理回
路ネットリスト入力装置３０２、シミュレーション装置
３１０、及び主記憶部３２０より構成されている。

【０００４】論理回路入力装置３０２から入力された論
理回路は、論理回路モデル構成手段３０４によって、主
記憶部３２０中の回路モデル記憶部３０７に格納され、
シミュレーションイベント管理手段３０５により参照さ
れる。

【０００５】テストパタン入力装置３０１から入力され
たテストパタンは、テストパタン印加手段３０３によっ
てシミュレーションイベント管理手段３０５に入力され
る。シミュレーションイベント管理手段３０５は、シミ
ュレーション時に、内部ノードについて発生する出力イ
ベントの全てについて、タイムホイール形式のイベント
記憶部３０８上に登録し、シミュレーション時刻が登録
時刻に到達した時に、再度、記憶部３０８を参照して、
そのイベントノードを入力とした素子の演算を行なう。

【０００６】図９に、図８に示した従来の論理シミュレ
ーション装置の動作を流れ図にて示す。

【０００７】ステップ４０１では現在シミュレーション
時刻の判定を行ない、シミュレーション時刻が終了時刻
を超えている場合、シミュレーション処理を終了する。

【０００８】次にステップ４０２において、現シミュレ
ーション時刻において値の変化するノードがあるかをイ
ベント記憶部３０８を参照して判定する。この処理は、
現時刻において変化ノードが記憶部３０８に存在する限
り繰り返し行なわれる。値が変化したと判定されたノー
ドについては、ステップ４０３において、そのノードを
入力とした次段素子の演算を行ない、素子の出力ノード
について、その論理値及び遅延値を産出する。演算の結
果、ノードの論理値が変化した場合、そのノードの変化
を、ステップ４０３によって求められた遅延時間後のイ
ベントとして、ステップ４０４にて、イベント記憶部３
０８に登録する。これにより、遅延を考慮したシミュレ
ーションを行なうことができる。

【０００９】ノードの登録が終了したら、ステップ４０
２へ戻り、現時刻で変化する全てのノードについて、ス
テップ４０３、４０４の処理を繰り返す。

【００１０】ステップ４０２において、現時刻における
変化ノードに対する処理が完了したと判定された場合、
ステップ４０５において、シミュレーション時刻を現時
刻から直近のイベント発生時刻へタイムホイールをスキ
ップさせ、その時刻を現在時刻として、ステップ４０１
以降の処理を繰り返す。

【００１１】このように、イベントの発生時刻をスキッ
プさせることで、冗長な処理を削減することができる。

【００１２】

【発明が解決しようとする課題】上述した従来のタイム
ホイールを用いたイベントドリブン型のシミュレーショ
ン方法は、回路の論理動作を保証するために、タイムホ
イールにイベント登録するノードとして、回路モデル中
の全てのノードを対象としていた。

【００１３】図５に、ある部分回路（論理回路）の一例
を示す。この回路は、回路中のあるノードａ、ｂ、ｌの
変化によって動作する。素子Ｄは順序素子であり、ノー
ドｆの信号をノードｊの立ち上がりエッジで取り込み、
次のｊの立ち上がりエッジまで取り込んだｆの信号をホ
ールドする。ノードｇは、後段の回路部分を駆動すると
同時に素子Ｈを駆動する。素子Ｈは入力信号としてｇ、
ｌを持ち、この出力ｈは素子Ｉで反転され、Ｉの出力ｉ
はＧへの帰還信号となり、フィードバックループを形成
する。

【００１４】順序素子Ｄを考えた場合、データ信号ｆと
クロック信号ｃの入力タイミングによって素子Ｄにラッ
チされる値、即ち素子Ｄの出力ｄの値が異る可能性があ
る。

【００１５】従来の方法では、ノードａからｆへの遅
延、及びノードｂからｋへの遅延を正確に表現するた
め、タイムホイールを用いて、中継ノードｅ、ｆ、ｊ、
ｋ全てについてイベント登録を行なっていた。

【００１６】また、素子Ｇ、Ｈ、Ｉによって構成される
フィードバックループを考えた場合、ノードｄ、ｌの値
が共に“１”になった時に、発振が起こり、無限ループ
に陥る。

【００１７】ここでノードｄの値が“１”の状態におい
て、ノードｌに、“０１０”のノイズが発生した場合、
最後のｌ＝“０”を入力して回路の発振を止めるため、
Ｈ、Ｉ、Ｇという伝搬経路についてノードｈ、ｉそれぞ
れにおいて遅延を考慮してイベント登録を行ない、素子
を一段ずつ演算する必要があった。

【００１８】また、ノードｈについて、ユーザがシミュ
レーション時に随時観測を行ないたい場合、タイムホイ
ールを用いての正確な時刻変化の登録が必要であった。

【００１９】但し、この従来の方法について考えた場
合、回路規模が大きくなる。即ち回路中のノード数が増
加した場合、これに伴って、シミュレーション中のイベ
ント規模も増大し、その結果、タイムホイールへのイベ
ント登録に要する処理時間が増大し、シミュレーション
に大きな処理時間を要するという問題があった。

【００２０】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、従来と同じシミ
ュレーションの動作結果を得ながらタイムホイールの処
理に要する時間を特段に削減し、シミュレーション時間
を短縮したシミュレーション装置並びにシミュレーショ
ン方法を提供することにある。

【００２１】

【課題を解決するための手段】前記目的を達成するため
に、本発明は、シミュレーション対象となる論理回路と
等価な論理回路モデルを計算機上に構成する手段、論理
回路モデルに対する入力テストパタンを論理回路モデル
に印加する手段、論理回路中の論理素子の出力変化をイ
ベントとして蓄えるタイムホイールを用いてシミュレー
ションを行なう手段を有する論理シミュレーション装置
において、回路中の全ノードから、順序素子の入力ノー
ド抽出手段、フィードバックの終端ノード抽出手段、ユ
ーザによるノード指定手段を用いてタイムホイールへイ
ベント登録するノードを抽出し、前記登録ノード抽出手
段において抽出されなかったノードのイベントについて
はタイムホイールに登録せずにその遅延値を保存しつつ
論理値を即時に伝搬させ、抽出されたノードについては
前段においてタイムホイールに登録されなかったノード
における遅延の和を以てタイムホイールにイベント登録
を行なうことを特徴とする。

【００２２】

【発明の実施の形態】本発明の実施の形態について説明
する。本発明の実施の形態において、論理回路のネット
リストから、順序素子の入力ノードを抽出する手段、フ
ィードバックの終端ノードを抽出する手段、ユーザによ
るノード指定手段を用いてタイムホイールへイベント登
録するノードを抽出する登録ノード抽出手段により、シ
ミュレーション時において、動作結果に影響を及ぼす可
能性のあるノードが登録ノード記憶部（図１の１１２）
に登録ノードとして記憶される。ある時刻においてノー
ドのイベントが発生した場合、シミュレーションイベン
ト管理手段（図１の１０９）は、そのノードが登録ノー
ドか否かについて登録ノード判定手段（図１の１１０）
に判定させ、登録ノード判定手段（図１の１１０）は、
処理対象のノードが登録ノードか否かを登録ノード記憶
部（図１の１１２）を参照して判定し、結果をシミュレ
ーションイベント管理手段へ戻す。

【００２３】登録ノード判定手段（図１の１１０）にお
ける処理の結果、イベントの起きたノードが非登録ノー
ドであった場合、そのノードのイベントは、イベント記
憶部（図１の１１３）にスケジュールせず（タイムホイ
ールに登録せず）、その論理は、即時アップデートし、
そのノードを入力とする次段の素子も現時刻の演算対象
とする。この時、そのノードの遅延値は、パス遅延値記
憶部（図１の１１４）に記憶する。これらの非登録ノー
ドは、イベント記憶部（タイムホイール）に登録されな
いため、登録、及び参照における処理を削減することが
できる。

【００２４】一方、イベントの起きたノードが登録ノー
ドであった場合、このイベントはイベント記憶部にスケ
ジュールされる。この時の遅延は、ノードにおける遅延
値に、パス遅延値記憶部に格納されている、前段の非登
録ノードの遅延値を加えたもので行なう。これにより、
正確な遅延値にて、スケジュールが行なわれる。

【００２５】

【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。

【００２６】図１は、本発明の一実施例の構成を示す図
である。図１を参照すると、本実施例の論理シミュレー
ション装置は、テストパタン入力装置１０１、ユーザ入
力装置１０２、論理回路ネットリスト入力装置１０３、
シミュレーション装置１２０、及び、主記憶部１３０よ
り構成されている。

【００２７】論理回路のネットリストは、論理回路モデ
ル構成手段１０５により、主記憶部の回路モデル記憶部
１１１に格納される。

【００２８】次に、順序素子抽出手段１０６、フィード
バック抽出手段１０７、ユーザによるノード指定手段１
０８により、シミュレーション時において動作結果に影
響を及ぼす可能性のあるノードが、登録ノード記憶部１
１２に、登録ノードとして記憶される。

【００２９】なお、登録ノード記憶部１１２には、論理
回路モデルにおけるノードの付帯情報として配置され、
シミュレーション時におけるノード評価時に即時参照可
能なものとする。

【００３０】順次素子抽出手段１０６は、回路中から順
序素子の抽出を行ない、順序素子の入力となるノード全
てを、登録ノード記憶部１１２に格納する。

【００３１】フィードバック検出手段１０７は、回路中
においてフィードバック・ループを検出し、その終端の
ノードを登録ノード記憶部１１２に格納する。ここでフ
ィードバックループが順序素子を含んでいる場合、順序
素子の入力が、順次素子抽出手段１０６によって登録ノ
ードとして既に検出されているため、このループについ
ては対象外とする。

【００３２】ユーザによるノード指定手段１０８は、入
力として論理回路モデルの他に、ユーザ入力装置１０２
を入力手段として用い、ユーザから観測指定命令等の入
力によって、正確な時間のスケジュールが必要なノード
について、これを登録ノード記憶部１１２に格納する。

【００３３】テストパタンは、テストパタン印加手段１
０４によって、シミュレーションイベント管理手段１０
９に入力される。

【００３４】シミュレーションイベント管理手段１０９
は、シミュレーション時に、内部ノードのうち、登録ノ
ード記憶部１１２に格納された登録ノードについての
み、タイムホイール形式のイベント記憶部１１３上に登
録を行ない、シミュレーション時刻がスケジュール時刻
に到達した時に、再度イベント記憶部１１３を参照し、
その時刻で変化したノードを入力とした素子の演算を行
なう。

【００３５】例えばある時刻においてノードのイベント
が発生した場合、シミュレーションイベント管理手段１
０９は、そのノードが登録ノードか否かについて登録ノ
ード判定手段１１０に判定を求める。

【００３６】登録ノード判定手段１１０は、処理対象の
ノードが登録ノードか否かを、登録ノード記憶部１１２
を参照して判定し、判定結果を、シミュレーションイベ
ント管理手段１０９へ戻す。

【００３７】登録ノード判定手段１１０における処理の
結果、イベントの起きたノードが非登録ノードであった
場合、そのノードのイベントは、イベント記憶部１１３
に登録をせず、その論理は、即時アップデートし、当該
ノードを入力とする次段の素子も現時刻の演算対象とす
る。

【００３８】このように、本実施例においては、イベン
ト記憶部１１３への登録を省くことで、ノードのイベン
ト登録処理及び参照処理が削減され、処理を高速に実現
できる。また、この時、当該ノードの遅延値は、パス遅
延値記憶部１１４に記憶する。

【００３９】なお、パス遅延値記憶部１１４も、登録ノ
ード記憶部１１２と同様、論理回路モデルにおけるノー
ドの付帯情報として配置され、シミュレーション時にお
けるノード評価時に即時参照可能なものとする。

【００４０】ここで、この非登録ノードのイベントにつ
いて、このイベントを発生させた前段のノードも非登録
ノードであった場合、パス遅延値記憶部１１４に格納す
る遅延値は、現在処理対象のノードの遅延に、前段の非
登録ノードにおけるパス遅延値記憶部１１４の遅延値を
加えたものとする。

【００４１】これにより、パス遅延値記憶部１１４に格
納される遅延値は、同一時刻内で評価された非登録ノー
ドの伝搬遅延の総和となる。

【００４２】一方、イベントの起きたノードが登録ノー
ドであった場合、このイベントはイベント記憶部１１３
に登録される。そして、この時の遅延は、該ノードにお
ける遅延値に、パス遅延値記憶部１１４に格納されてい
る前段の非登録ノードの遅延値を加えたもので行なう。
これにより、登録部のイベントは、非登録ノードのイベ
ント登録を省きながらも、正確な遅延値にてスケジュー
ルを行なうことができる。

【００４３】得られたシミュレーションの結果は、出力
装置１１５に出力される。

【００４４】次に、図１、図２を用いて本発明の一実施
例の動作について説明する。

【００４５】まず、ステップ２０１において、シミュレ
ーション開始前にタイムホイールに登録するノードを回
路中より抽出する。この動作について、図３を用いて説
明する。

【００４６】まずステップ６０１で、回路中に存在する
順序素子を検出する。ステップ６０１にて順序素子が検
出された場合、ステップ６０２にて、その素子において
入力となるノードを抽出し、登録ノード記憶部１１２に
格納する。

【００４７】例えば、図５に示した部分回路の場合、素
子Ｄが順序素子として検出され（ステップ６０１）、そ
の入力ノードであるｆ、ｋが登録ノードとして抽出され
る（ステップ６０２）。

【００４８】再び図３を参照すると、ステップ６０３で
は、回路中におけるフィードバックループを検索する。
フィードバックループの検索方法は、図１の回路モデル
記憶部１１１に記憶された回路モデルについて、その外
部出力端子及び順序素子の入力ノードから接続経路をバ
ックトレースすることにより行なう。この動作の詳細
を、図４の流れ図を用いて説明する。

【００４９】ステップ７０１では、回路中の全外部出力
に接続されたノード及び順序素子の入力ノードからのバ
ックトレースを行なう。例えば図６に示した回路モデル
について、出力端子Ｏを考えた場合、Ｏの入力ノードと
なるｅがバックトレース開始ノードとなる。

【００５０】ここで順序素子の入力ノードも始点として
考えるのは、前記ノードがステップ６０１によって、既
に登録ノードとして抽出されているためである。

【００５１】再び図４を参照して、次にステップ７０２
において、処理対象をこのノードを出力に持つ素子に移
行する。

【００５２】図８のノードｅの場合、これを出力ノード
として持つ素子Ｅが処理対象となる。

【００５３】再び図４を参照して、次のステップ７０３
では、処理対象の素子のノードの入力ノードについて、
探索処理が行なわれていないものを判別し、その入力ノ
ードを処理対象ノードとして探索処理を行なう。

【００５４】なお、探索処理が行なわれたか否かは、ノ
ードの探索処理終了後に、ステップ７０８において探索
終了を示すフラグを立て、このフラグにより判別する。
全ての入力ノードの探索処理が終了した場合、ステップ
７０８を行なう。

【００５５】処理対象のノードが入力端子の出力ノー
ド、又は順序素子の出力ノードであった場合、ステップ
７０４にて、このノードから探索すべきバックトレース
パスは存在しないと判定され、ノードの探索処理を終了
し、このノードを入力に持つ素子について、ステップ７
０３以降の処理を繰り返す。

【００５６】ステップ７０５では、処理対象ノードに探
索中を示すフラグが立っているかを確認する。尚、この
フラグは、ステップ７０４、７０５の処理終了後に、ス
テップ７０７において立てられる。

【００５７】ステップ７０５において処理対象ノードに
フラグが立っていた場合、探索中のバックトレースパス
にはフィードバックループが存在すると判定できる。ス
テップ７０６では、この時の処理対象ノードをフィード
バック終端ノードとして抽出する。抽出後は、ノードの
探索処理を終了し、このノードを入力に持つ素子につい
てステップ７０３以降を繰り返す。

【００５８】またステップ７０５において処理対象ノー
ドにフラグが立っていない場合、このノードに未探索の
バックトレースパスがまだ存在すると判定できる。この
時は、ステップ７０７にてノードに探索中のフラグを立
て、ステップ７０２からの処理を繰り返し行なう。

【００５９】ステップ７０４、７０６において、処理対
象のノードに探索すべきトレースバックパスがないと判
定された場合、ステップ７０８にて現在処理対象のノー
ドに探索済みであることを示すフラグを立てる。

【００６０】ステップ７０３において処理対象の素子に
未探索の入力ノードがない場合、ステップ７０９では、
ステップ７０８が未処理のノードについて探索済みであ
ることを示すフラグを立てる。

【００６１】ステップ７０９終了後、ステップ７１０に
てバックトレースパスにおける処理対象素子の１段前の
素子に対象素子を移行する。

【００６２】例えば図８において、出力端子Ｏからの探
索を考えた場合、まずノードｅからバックトレースが開
始され（ステップ７０１）、素子Ｅに処理対象を移行す
る（ステップ７０２）。素子Ｅは２つの入力ノードｄ、
ｇを持っているので、この２つのノードｄ、ｇについて
探索処理を行なう（ステップ７０３）。

【００６３】まずノードｄを考えた場合、ノードｄは未
探索のノードと判定されるので（ステップ７０４、７０
５）、ノードｄに探索中であることを示すフラグを立て
（ステップ７０７）、このノードｄを出力とする素子Ｄ
へステップを移行する（ステップ７０２）。このステッ
プを繰り返すことにより、探索ノードは素子Ｃの入力ｂ
まで到達する。ここでノードｂは順序素子Ｂの出力であ
るため（ステップ７０４）、ノードｅからｂを経由した
探索処理は終了され、ノードｂには探索終了を示すフラ
グを立てる（ステップ７０８）。

【００６４】以降の処理を図７に模式的に示す。

【００６５】ノードｂを入力に持つ素子Ｃは他に入力を
持たず（ステップ７０３）、探索済フラグは既にノード
ｂに立てられているため（ステップ７０９）、探索処理
対象素子をバックトレースパス上の１段後段であるＤへ
移行する（ステップ７１０）。

【００６６】ここで素子Ｄの入力も探索済みのノードｃ
のみであるため、ノードｃに探索終了フラグを立て（ス
テップ７０９）、対象素子をＥに移行する。

【００６７】ここで素子Ｅには未探索のノードｇが存在
するため、ノードｇからの探索処理を行なう（ステップ
７０３）。ノードｇを出力とする素子Ｇについて、ノー
ドｆは探索済フラグの立っているノードｂへ到達して探
索を終了し（ステップ７０３）、ノードｃも探索済のた
め、ノードｈについて探索を行なう。ノードｈを出力に
持つ素子Ｈについてノードｇを判定した場合、ノードｇ
はバックトレースパス探索中のフラグが立っているた
め、ｇ、Ｇ、ｈ、Ｈにおいてループがあることが発見さ
れ（ステップ７０５）、このノードｇをフィードバック
ループ終端ノードとして抽出する。

【００６８】以上、ステップ７０１〜７１０の処理が終
了後、抽出されたノードを登録ノードとして、登録ノー
ド記憶部１１２に格納する。

【００６９】再び図３に戻り、ステップ６０４では、ユ
ーザ入力装置１０２により入力指定されたノードを、登
録ノードとして、登録ノード記憶部１１２に格納する。

【００７０】以上ステップ６０１〜６０４の処理により
登録ノード抽出を完了する。

【００７１】以上の処理により、例えば図５に示した論
理回路の場合、ステップ６０２により順序素子Ｄの入力
ノードであるｆ、ｋ、ステップ６０３によりｇが登録ノ
ードとして抽出される。ノードｇの抽出方法について
は、図４、図６、図７において別の例で示したので、詳
細は省略する。

【００７２】再び図２を参照して、ステップ２０２以降
はシミュレーション実行時における処理の流れを示す。

【００７３】まずステップ２０２では、順次推移して行
くシミュレーション時刻に対し、その時刻がシミュレー
ション終了時刻をこえていないかを判定する。

【００７４】終了時刻を超えていない場合、そのシミュ
レーション時刻において、ステップ２０３以降の処理を
行ない、終了時刻を超えた場合はシミュレーションを終
了し、本実施例の制御を完了する。

【００７５】ステップ２０３では、現時刻において値の
変化するノードがあるか判定し、変化するノードがある
場合はその値を変更し、次段素子に伝搬させる。変化す
るノードがない場合は、ステップ２１６によりシミュレ
ーション時刻を進める。

【００７６】ステップ２０３では、ステップ２０３にお
いて値の変化したノードについて、このノードを入力と
する素子の演算を行なう。この演算処理から、素子の出
力ノードに対して遅延値と論理値が算出される。

【００７７】例えば図５に示した論理回路（部分回路）
において、ノードａの変化があった場合、ノードａを入
力とする素子Ｅが演算され、ノードｅの論理値と遅延値
が算出される。

【００７８】図２のステップ２０４において、素子の出
力ノードの値に変更があった場合、ステップ２０５にて
出力ノードが、ステップ２０１で抽出された登録ノード
であるか否かを登録ノード判定手段１１０にて判定す
る。

【００７９】ステップ２０５において、出力ノードが登
録ノードでない場合、ステップ２０６において、遅延値
をパス遅延値記憶部１１４に保存する。

【００８０】ここで、パス遅延値記憶部１１４に格納す
る遅延値は、ステップ２０４にて求めた遅延に、前段の
非登録ノードにおける、パス遅延値記憶部１１４の遅延
値を加えたものとする。これにより、パス遅延値記憶部
１１４に格納される遅延値は、同一時刻内で評価された
非登録ノードの伝搬遅延の総和となる。

【００８１】例えば図５において、登録ノードｇからｇ
へのフィードバックパスを考えた場合、中継のノード
ｈ、ｉについて、パス遅延値記憶部１１４にそれぞれ、
１００、１００＋５０＝１５０がそれぞれ格納される。

【００８２】これにより、ステップ２０８における登録
ノードの遅延計算時において、現時刻における遅延の総
和をバックトレースして求める必要が無くなる。

【００８３】非登録ノードの論理値は、ステップ２０７
にて即時変更し、そのノードを入力とする素子の演算が
同一時刻内でステップ２０４により行なわれる。

【００８４】図５において、非登録ノードｅの変化を考
えた場合、その遅延５００は、パス遅延値記憶部１１４
に格納され（ステップ２０６）、論理値は即時変更され
て現時刻内で後段素子Ｆに伝搬する。従って、素子Ｆも
現時刻にて演算が行なわれる。ここで、ｅはタイムホイ
ールに登録されないため、タイムホイールの登録処理、
及びタイムホイールからのｅの変化の取り出し処理を省
略できたことになる。

【００８５】一方、ステップ２０５において、登録ノー
ドと判定されたノードは、ステップ２０８にてスケジュ
ールのための遅延を算出する。本ノードの値を出力する
素子が登録ノードより駆動された場合、遅延値は素子に
おける遅延のみを用いる。素子が非登録ノードより駆動
された場合、遅延値は素子の遅延値に、ステップ２０６
にて、パス遅延値記憶部１１４に格納された前段非登録
ノードの遅延値のみを加えたものとする。ここでパス遅
延値記憶部１１４における遅延値は、同一時刻内で評価
された非登録ノードの伝搬遅延の総和であるため（ステ
ップ２０６）、この２項の加算のみで同一時刻内で評価
された伝搬遅延を求めることができる。

【００８６】ステップ２０９では、登録ノードをステッ
プ２０８で求めた遅延時間後にイベントとしてタイムホ
イールにスケジュールする。

【００８７】例えば図５の素子Ｆの演算を考えた場合、
Ｆの演算の結果、ステップ２０４にて登録ノードｆに変
化が発生する。この時このＦを駆動したｅは、非登録ノ
ードのため、ｆの変化イベントについて素子Ｆの遅延５
０に、パス遅延値記憶部１１４に格納されたｅの遅延１
００を加えた値１５０かｆの遅延時間となり、ｆの変化
時刻は、従来のシミュレーションと同じとなる。

【００８８】現時刻において変化する出力ノードの処理
が全て終了したら、ステップ２１０にてタイムホイール
を次のイベントが存在する時刻まで回転させ、ステップ
２０３以降の処理をシミュレーション終了まで繰り返
す。

【００８９】ここで、図５に示した回路について考え
る。この回路において、ノードａ、ｃが変化した場合、
まずａの変化によって素子Ｅが演算され、ノードｅの値
が算出される（ステップ２０４）。ここで、ｅは、登録
ノード判定手段１１０によって、非登録ノードと判定さ
れ（ステップ２０５）、パス遅延値記憶部１１４に、素
子Ｅの遅延１００を格納し（ステップ２０６）、ｅの値
を即時伝搬させる（ステップ２０７）。

【００９０】ノードｅの即時伝搬によって同一時刻内で
素子Ｆも演算され、ノードｆの値が算出される。ここで
ノードｆは、登録ノード判定手段１１０によって、登録
ノードと判定されるので、ノードｆのイベントは素子Ｆ
の遅延５０にパス遅延値記憶部１１４に格納されたｅの
遅延１００を加えた１５０後のイベントとしてタイムホ
イールに登録される（ステップ２０８、２０９）。

【００９１】ノードｃの変化についても同様に、非登録
ノードｊのイベントは即時伝搬され、登録ノードｋにお
ける変化が２００後のイベントとして、タイムホイール
に登録される。

【００９２】ここで、ノードｆ、ｋを順序素子Ｄの入力
として捉えた場合、ａ→ｆ、ｃ→ｋにおける伝搬時間
は、それぞれ１５０、２００と、通常のシミュレーショ
ンと変わらない。従って、順序素子Ｄは従来通り正しい
タイミングで、データ信号であるｆの値を取り込むこと
ができ、シミュレーション結果も変わらない。

【００９３】しかも、本実施例では、ノードｅ、ｊのタ
イムホイールへのイベント登録を省略しているため、こ
のノードのイベント登録、及び参照のコストが削減さ
れ、従来より高速なシミュレーションを行なうことがで
きる。

【００９４】また、図５に示した回路においてノードｄ
＝１の状態でｌ＝１の変化が起きた場合、Ｇ（ＮＡＮ
Ｄ）、Ｈ（ＡＮＤ）、Ｉ（インバータ）の素子はフィー
ドバックを含んだＲＳラッチの接続構造を持つため、ノ
ードｇの動作は発振する。しかし、本実施例において
は、フィードバック抽出手段１０７において、ノードｇ
が登録ノードとして抽出されるため（ステップ６０
３）、ノードｇの変化は、ｌ→ｈ→ｉ→ｇの遅延２５０
後のイベントとして、タイムホイールに登録される。こ
のタイムホイールの登録によって、同一時刻内の信号の
伝搬は終了するため、ノードｇの発振動作による本処理
の無限ループ化を防ぐことができる。

【００９５】

【発明の効果】以上説明したように、本発明によれば、
シミュレーション結果に影響するノードを選択した上で
シミュレーション時に遅延時間を考慮しながらタイムホ
イールへ登録するノードを限定することにより、論理演
算結果及び遅延情報について従来のシミュレーション方
法と同様にユーザに提供しながら、回路中の全てのノー
ドについてタイムホイールへ登録していた従来の方法に
比較して、タイムホイールの操作を削減することがで
き、シミュレーション時間を高速に実現できるという効
果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の論理シミュレーション装置
の構成図である。

【図２】本発明の一実施例における制御を示す流れ図で
ある。

【図３】図２のステップ２０１の処理の詳細を示す流れ
図である。

【図４】図３のステップ６０３の処理の詳細を示す流れ
図である。

【図５】論理回路モデルの一例を示す図である。

【図６】本発明の実施例を説明するための図であり、回
路モデルの一例を示す図である。

【図７】本発明の実施例を説明するための図であり、回
路モデルの一例を示す図である。

【図８】従来のシミュレーション装置の構成図である。

【図９】従来のシミュレーション方法の制御を示す流れ
図である。

【符号の説明】

１０１ テストパタン入力装置 １０２ ユーザ入力装置 １０３ 論理回路モデル入力装置 １０４ テストパタン印加手段 １０５ 論理回路モデル構成手段 １０６ 順序素子抽出手段 １０７ フィードバック抽出手段 １０８ ユーザによるノード指定手段 １０９ シミュレーションイベント管理手段 １１０ 登録ノード判定手段 １１１ 回路モデル記憶部 １１２ 登録ノード記憶部 １１３ イベント記憶部（タイムホイール） １１４ パス遅延値記憶部 １１５ 出力装置

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 17/50 G06F 11/25 G01R 31/28

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】論理シミュレーションの対象となる論理回
   路についてこれと等価な論理回路モデルを計算機上に構
   成する手段と、 論理回路モデルに対する入力テストパタンを論理回路モ
   デルに印加する手段と、 論理回路中の論理素子の出力変化をイベントとして蓄え
   るタイムホイールを用いてシミュレーションを行なう手
   段と、 を含む論理シミュレーション装置において、 回路中の全素子における出力信号から、順序素子の入力
   ノードを抽出する手段、フィードバックの終端ノードを
   抽出する手段、及び、ユーザによるノード指定手段によ
   り、タイムホイールへイベント登録するノード（以下
   「登録ノード」という）を抽出し、 抽出されなかったノードのイベントについて、前記タイ
   ムホイールに登録せずに、その遅延値を保存して論理値
   を即時に伝搬させる手段と、 抽出されたノードについては、前段において前記タイム
   ホイールに登録されなかったノードにおける遅延の和を
   以て前記タイムホイールにイベント登録を行なう手段
   と、 を備えたことを特徴とする論理シミュレーション装置。
2. 【請求項２】論理シミュレーションにおいて、シミュレ
   ーション対象となる回路中の全ノードから、登録ノード
   として、順序素子の入力ノード、フィードバックの終端
   ノード、ユーザによる指定ノードを抽出し、 前記登録ノードの抽出において抽出されなかったノード
   のイベントについてはタイムホイールに登録せずにその
   遅延値を保存しながら論理値を即時に伝搬させ、抽出さ
   れたノードについては前段においてタイムホイールに登
   録されなかったノードにおける遅延の和を以てタイムホ
   イールにイベント登録を行なう、ことを特徴とする論理
   シミュレーション方法。
3. 【請求項３】論理シミュレーションの対象となる論理回
   路についてこれと等価な論理回路モデルを計算機上に構
   成する手段と、 論理回路モデルに対する入力テストパタンを論理回路モ
   デルに印加する手段と、 論理回路中の論理素子の出力変化をイベントとして蓄え
   るタイムホイールを用いてシミュレーションを行なう手
   段と、 を含む論理シミュレーション装置において、 回路中の全素子における出力信号から、順序素子の入力
   ノードを抽出する手段、フィードバックの終端ノードを
   抽出する手段、及び、ユーザによるノード指定手段によ
   り、タイムホイールへイベント登録するノード（以下
   「登録ノード」という）を抽出し、 抽出されなかったノードのイベントについて、前記タイ
   ムホイールに登録せずに、その遅延値を保存して論理値
   を即時に伝搬させる手段と、 抽出されたノードについては、前段において前記タイム
   ホイールに登録されなかったノードにおける遅延の和を
   以て前記タイムホイールにイベント登録を行なう手段
   と、 の前記各手段を計算機上で機能させるためのプログラム
   を記録した記録媒体。
4. 【請求項４】シミュレーション対象となる論理回路の全
   ノードから、順序素子の入力ノードを抽出する手段、フ
   ィードバックの終端ノードを抽出する手段、及びユーザ
   によるノード指定手段を用いてタイムホイールへイベン
   ト登録するノードを抽出する登録ノード抽出手段によ
   り、シミュレーション時において、動作結果に影響を及
   ぼす可能性のあるノードが登録ノード記憶部に登録ノー
   ドとして記憶し、 ある時刻においてノードのイベントが発生した場合、そ
   のノードが登録ノードか否かについて登録ノード判定手
   段にて判定し、 前記登録ノード判定手段は、処理対象のノードが登録ノ
   ードか否かを前記登録ノード記憶部を参照して判定し、 イベントの起きたノードが非登録ノードであった場合、
   該ノードのイベントはタイムホイールには登録せず、す
   なわちイベント記憶部に登録せず、その論理は即時にア
   ップデートし、そのノードを入力とする次段の素子も現
   時刻の演算対象とし、この時、前記ノードの遅延値は、
   パス遅延値記憶部に記憶し、一方、イベントの起きたノ
   ードが登録ノードであった場合、このイベントは前記イ
   ベント記憶部にスケジュールされ、この時の遅延は、ノ
   ードにおける遅延値に、前記パス遅延値記憶部に格納さ
   れている、前段の非登録ノードの遅延値を加えたもので
   行なう、 ようにしたことを特徴とする論理シミュレーション方
   法。