JP2563663B2 - 論理設計処理装置およびタイミング調整方法 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、LSI（大規模集積回路）の設計などにおい
て好適に実施され、論理回路から実装素子で構成した回
路への変換、または実装素子で構成した回路間の変換を
行うための論理設計処理装置および前記論理設計処理装
置に用いるタイミング調整方法に関するものである。

従来の技術 LSIの設計では、要求される機能の詳細を作成し、こ
の要求される機能に対応する構成を論理回路によって記
述して、さらにこの論理回路を実装素子により構成した
実回路に変換するようにした、いわゆるトップダウン手
法が一般的に用いられる。このような手法によるLSIの
設計において、従来から、電子計算機を用いた設計シス
テムにより、例えば、ＣやPrologなどの高級言語による
機能記述から論理回路レベルの変換、および論理回路レ
ベルから実回路レベルへの変換を行わせるようにしてい
る。このような回路変換を行うための先行技術として、
機能のみが定義され実際には存在しない論理素子（マク
ロ）を含む論理回路から、実際に存在する論理素子のみ
で構成した実論理回路への変換を行うための技術は、例
えば、「情報処理学会第30回全国大会講演論文集（1985
年）」の第1923頁〜第1926頁に示されている。この先行
技術では、論理設計システム内に予め仮装論理素子を含
む複数の論理素子と、この論理素子に対応した実論理回
路とを対応付けた回路変換情報を記憶しておき、仮装論
理素子を含む論理回路が入力されると、この入力された
論理回路の各論理素子とを照合して、論理回路中の各論
理素子毎に実論理回路の生成にあたっては、入力された
論理素子とともに、そのファンアウト数などが考慮され
る。

このような先行技術では、入力された論理素子に対応
する回路変換方法が固定的であるため、回路構成を総合
的に観察した上での最適な回路変換を行うことはでき
ず、このため熟練した回路設計技術者が回路変換を行う
場合に比較して回路が冗長になるという問題がある。

この問題を解決した他の先行技術は特開昭59−168545
号公報に開示されている。この先行技術では、熟練した
回路設計技術者が有する論理素子の接続状況などに依存
する回路最適化に関する知識を、知識ベース内に記憶さ
せておき、この知識ベースを参照して回路変換処理を行
うようにして回路変換の最適化を図っている。

知識ベースは仮装論理素子を含む複数の論理素子のそ
れぞれに対応して設けられており、各知識ベースは入力
論理素子における接続状況などの条件部（IF部）と、こ
の条件部に対応した回路変換操作を記述した結論部（TH
EN部）とからなる回路変換ルールの組合せにより構成さ
れる。そして、回路変換処理の実行時には、入力された
論理素子に対して、この論理素子に対応した知識ベース
が参照され、この知識ベースを構成する上記回路変換ル
ールがインタプリタにより解析されて、入力論理素子の
接続状況などと各回路変換ルールの上記条件部とが照合
される。そして、条件部が一致する回路変換ルールの結
論部にしたがって回路変換が行われる。

このような先行技術においては、実論理回路の遅延時
間の最適化を考慮しているものが少なく、考慮していて
も、遅延時間を論理素子の論理段数の和で評価している
ものが多い。また、遅延時間を論理素子に与えた遅延値
で評価している実論理回路の遅延時間の最適化を考慮し
た他の先行技術は、たとえば、「電子情報通信学会技術
研究報告Vol.87No.92（1987年）」の第９頁〜第16頁に
示されている。この先行技術では、回路変換の際、論理
素子にある遅延時間の予測値を与え、回路中のレジス
タ、入出力端子間の最長経路を計算することによって、
遅延時間を考慮している。この際、処理は出力端子側か
らとし、ある論理素子が処理された場合、その素子から
出力端子への最長経路の値と、入力側からその素子への
最長経路の予測値を加え、それが指定値を越えた場合、
その回路変換を行わないようにしている。

発明が解決しようとする課題 しかしながらこのような先行技術では、回路変換の際
の遅延時間の評価を論理段数や実装素子レベルではない
論理素子に与えた遅延値の和で評価しているなど、その
評価精度が低い、あるいは、処理を出力端子側から行わ
なければならず回路構成を総合的に観察した上での大局
的な遅延最適化が行えないため、回路変換された結果の
実論理回路において最適になるとは限らないという問題
がある。また、このような先行技術では、論理設計シス
テム内でレジスタのセットアップタイムやホールドタイ
ムなどのタイミングを考慮することができないため、タ
イミング最適化においては回路の最長経路の遅延削減の
みが対象で、順序回路のタイミング最適化は行えないと
いう問題がある。さらに、変換結果の実装素子レベルの
実論理回路のタイミング検証を行ってエラーが検出され
た場合、それを修正する方法が論理設計システムにはな
く、人手に頼るしかないという問題がある。

本発明の目的は、上述の技術的課題を解決し、実論理
回路のタイミング最適化を行えるようにした論理設計処
理装置を提供することである。

また、本発明の他の目的は、前記論理設計処理装置に
用いるタイミング調整方法を提供することである。

課題を解決するための手段 本発明の論理設計処理装置（１）は、入力された回路
情報を、実装素子で構成される実論理回路の回路情報に
変換する論理設計処理装置であって、前記実論理回路を
出力する論理回路図表示手段と、この実論理回路のタイ
ミング検証を行うタイミング検証手段と、遅延調整区間
を指定する遅延調整区間指定手段と、この遅延調整区間
指定手段により指定された遅延調整区間の経路周辺の回
路を構成する実装素子を論理素子に変換し、変換された
結果の論理素子で構成された回路を遅延調整ルールを用
いて変換した後、論理素子で構成された回路を再び実装
素子で構成された回路に変換するタイミング調整手段と
を備えたことを特徴とする。

また、本発明のタイミング調整手段（２）は、論理設
計された実装素子レベルの実論理回路のタイミングが、
予め与えられた回路のタイミング制約を満たすように前
記実論理回路を変換するタイミング調整方法であって、
前記実装素子レベルの実論理回路の論理回路図上で、遅
延調整する区間をその区間の始点あるいは終点の信号線
で指定し、指定された区間のタイミング検証によって、
その区間の最長経路、最短経路またはタイミング制約違
反経路を解析し、これらの経路周辺の実装素子を実装レ
ベルでない論理素子に変換した後、これらの変換された
論理素子で構成される回路部分に対して遅延を調整する
ための回路変換を行い、変換結果の論理素子で構成され
た回路部分を再び実装素子に変換して論理回路図として
出力することを特徴とする。

また、本発明の論理設計処理装置（３）は、入力され
た回路情報を、実装素子で構成される実論理回路の回路
情報に変換する論理設計処理装置であって、実装素子で
ない論理素子の回路情報から実論理回路の回路情報を予
測する実論理回路予測手段と、この実論理回路予測手段
によって予測された実論理回路のタイミングエラーの検
出とエラー要因の解析を行うタイミング検証手段と、こ
のタイミング検証手段の解析結果に基づいて前記実装素
子でない論理素子の回路情報の回路変換によりタイミン
グ調整を行うタイミング調整手段とを備えたことを特徴
とする。

作用 上記論理設計処理装置（１）では、遅延調整が必要な
経路に対して、その経路周辺を実装素子を論理素子に変
換し、論理素子レベルで遅延最適化処理を施して、再度
実装素子への変換を行うことで、より高精度なタイミン
グ検証結果を反映した木目細かいタイミング調整を行う
ことができる。したがって、論理設計処理装置を用いて
設計された論理回路のタイミングエラーを人手によら
ず、自動で除去することができる。

上記タイミング調整方法（２）では、論理回路図上
で、遅延調整区間を指定すれば、自動的に遅延調整され
た結果の論理回路図が出力される。すなわち、論理回路
中の遅延調整が必要な経路を実装素子レベルの高精度な
タイミング検証によって検出し、その経路周辺の部分回
路に対して、一度論理素子に変換した上で遅延最適化を
行い、再び実装素子に変換するという回路変換を自動的
に行えるため、これらのタイミング調整処理を論理設計
結果の回路を随時見ながら、対話的に行うことができ
る。したがって、より木目細かなタイミング調整を行う
ことが可能になる。

上記論理設計処理装置（３）では、実装レベルではな
い論理素子の回路の最適化を行う途中で、その論理素子
で構成された回路情報から実装素子で構成される実論理
回路の回路情報を予測して、それに対し、実装レベルの
タイミング検証を行って、その結果に基づいて論理素子
の回路の遅延最適化を行う。したがって、論理設計処理
装置によって、タイミング上のエラーのない実論理回路
を一度で自動生成することができる。

実施例 （実施例１） 本発明の一実施例を図面を参照して説明する。

第２図は、本発明の一実施例の論理設計処理装置のハ
ードウェア構成を示すブロック図である。図中、１は入
力装置、２は出力装置、３は中央処理装置、４は記憶装
置である。

入力装置１は、機能記述や論理回路などの回路変換対
象の回路情報を中央処理装置３に入力する装置であり、
出力装置２は入力された回路変換対象と同一の機能を有
しかつ実在する素子で構成した回路を出力する装置であ
る。中央処理装置３は記憶装置４に格納された各種プロ
グラムを実行することにより回路変換処理を行う。

入力装置１としては、カードリーダー、スケマティッ
クエントリーシステム、ファイルなどが用いられる。ま
た、出力装置２としては、グラフィックディスプレイ、
プロッター、ファイルなどが用いられるが、本発明で
は、出力装置２として、グラフィックディスプレイを用
いている。さらに、中央処理装置３としては、汎用コン
ピュータ、エンジニアリングワークステーション、パー
ソナルコンピュータなどが用いられる。

記憶装置４の構成を示すブロック図を第３図に示す。
回路変換のための回路変換ルール301を記憶する回路変
換規則記憶部31と、この回路変換ルール301と既存のプ
ログラムより生成された論理設計を実行するための論理
設計プログラム302が格納された論理設計プログラム記
憶部32と、タイミング検証に用いる遅延ライブラリ303
が格納されている遅延ライブラリ記憶部33が格納されて
いる。

回路変換記憶部31に記憶される回路変換ルール301は
第４図に示すような回路変換ルールである。この第４図
には、実際には存在しない仮装論理素子を含む論理回路
を、論理的に等価でかつCMOS型トランジスタによるスタ
ンダードセルなどからなる実装レベルの素子での構成が
可能な実論理回路に変換するif−then型のルールの一例
が示されている。

第４図（ａ）の主ルールは、「ファンアウトが１のNO
Rゲートの出力に別のNORゲートが接続しているならば、
AND−NOR複合ゲート化のルールを適用する」という大局
的なルールを表している。

第４図（ｂ）の従属ルールは、AND−NOR複合ゲート化
のルールであり、「２入力NORゲートの入力に２入力NOR
ゲートおよび３入力NORゲートがそれぞれ接続されてい
るならば、スタンダードセルantd00と各入力に接続した
インバータ素子とに変換する」という局面的なルールを
表している。ただし、各入力に接続するインバータ素子
は、２ビットおよび３ビットのビット幅を持つ論理反転
の簡略化されたマクロ（仮装論理素子）で表現されてい
る。

第４図（ｃ）の展開ルールは、「複数ビットのビット
幅を持つ論理反転マクロを各ビット毎のインバータ素子
に変換する」という、簡略表現（マクロ）を実在する素
子に展開するルールである、なお、回路変換規則記憶部
31には、このような回路変換ルールがその種類により、
いくつかのルール群として記憶されている場合がある。

また、回路変換ルールとしては、上記のような論理回
路間の変換ルールや論理回路を実装素子からなる回路に
変換するルールだけでなく、機能記述により表された回
路を論理回路に変換するルールや実装素子からなる回路
を異なる実装素子からなる回路に変換するルールなど、
論理設計におけるどの局面の変換処理の変換規則でも構
わない。

第１図は、本発明の一実施例の論理設計処理装置の基
本的な構成を示すブロック図である。論理設計プログラ
ム実行手段11の実行結果の回路情報は、論理回路図とし
て、グラフィックスシステムなどの論理回路図表示手段
12に出力される。この論理回路図上で、この回路図の表
している実論理回路のタイミング検証をタイミング検証
手段13によって実行する。検証の結果、遅延調整を行い
たい区間を、遅延調整区間指定手段14で指定し、タイミ
ング調整手段15によってタイミングの最適化を行う。

第５図は、論理設計プログラム実行手段11の構成を示
すブロック図である。入力部51より入力される回路情報
を回路情報読み込み手段53により読み込み、この回路情
報を回路変換手段54によって、実装素子で構成される実
論理回路の回路情報に変換し、回路情報出力手段55によ
って、変換結果の回路情報を出力部52に出力する。回路
情報出力手段55は、変換結果の回路の接続情報をファイ
ルなどに出力するための回路接続情報出力手段56と、こ
の回路の接続情報をもとに論理回路図としてグラフィッ
クスシステムなどに出力するための論理回路図出力手段
57で構成されている。

第６図は、タイミング調整手段15およびタイミング検
証手段13の構成を示すブロック図である。調整回路情報
読み込み手段71は、タイミング調整の対象となる論理回
路の回路情報と、遅延調整区間指定手段14により指定さ
れた遅延調整区間の情報を読み込む。検証情報伝達手段
72は、上記調整回路情報読み込み手段71により読み込ま
れた回路情報をタイミング検証手段13に引き渡す。タイ
ミング検証手段13では、検証回路情報読み込み手段61に
より読み込まれた回路の接続情報と遅延ライブラリ記憶
部33に格納された遅延情報103から遅延算出手段62が、
この回路の遅延を算出し、回路の最長経路や最短経路な
ど、あるいはその経路長を求める。この結果と予め与え
られた回路制約に基づいて、タイミングエラー検出手段
63が制約を満たしていない経路の検出を行う。検証結果
出力手段64は、上記遅延算出手段62やタイミングエラー
検出手段63が求めた経路やその経路長あるいはタイミン
グエラーの種類などを出力する。出力された検証結果
は、検証結果読み込み手段73により、タイミング調整手
段15内に取り込まれ、その結果に基づいた回路変換手段
74による回路変換によって遅延調整を行い、変換結果の
回路情報を回路情報出力手段75より出力する。ここでタ
イミング検証と回路変換の実行は、繰り返し行ってもよ
い。

タイミング検証結果に基づいた回路変換は、例えば回
路変換ルールの適用によって実行できる。第７図は、遅
延調整のための回路変換ルールの例である。

第７図（ａ）は、最長経路上にある論理素子を並列化
して、最長経路の論理段数を削減し、遅延短縮を図るル
ールの一例である。

第７図（ｂ）は、最長経路上にある複合ゲートの組替
えにより、最長経路の論理段数を削減し、遅延短縮を図
るルールの一例である。

第７図（ｃ）は、最長経路上にある論理素子のゲート
遅延を削減して、遅延短縮を図るルールの一例である。

第７図（ｄ）は、レジスタの入力に遅延を挿入して、
ホールドタイムエラーの除去を図るルールの一例であ
る。

これらのルールは、回路変換ルール301の一部とし
て、回路変換規則記憶部31に格納されている。また、回
路変換処理は、前記論理設計プログラム302に基づいて
実行すればよい。

なお、ここでは論理素子間の回路変換ルールによる回
路変換を示したが、この回路変換は、論理式レベルのゲ
ート展開などによっても構わない。

第８図は、本発明の一実施例のタイミング調整方法を
説明するフローチャートである。ここでは、回路の最長
経路遅延短縮について説明するが、順序回路におけるセ
ットアップタイムあるいはホールドタイムエラーの除去
なども同様の処理で実現できる。

まず、回路情報読み込みステップ81で、グラフィック
スシステム上に表示された論理回路図の回路情報と、論
理回路図上で遅延調整区間指定手段14によって指定され
た遅延調整区間に関する情報を、タイミング調整手段15
における調整回路情報読み込み手段71により読み込む。
遅延調整区間は、グラフィックスシステム上で、例え
ば、第９図のように指定される。この例では、遅延調整
区間の始点91および終点92を論理回路図面の信号線上で
選択しているが、始点あるいは終点のみでも、始点ある
いは終点を複数個指定してもかまわない。また、出力端
子あるいは入力端子を指定する場合やレジスタを指定し
てする場合でも以下の処理は同様である。

次に、タイミング解析ステップ82では、読み込まれた
回路情報を検証情報伝達手段72によりタイミング検証手
段13に伝達し、このタイミング検証手段13を用いてタイ
ミング検証して、この回路の最長経路を求める。第10図
に第９図で指定された遅延調整区間に対して、タイミン
グ検証手段13が求めた最長経路100を示す。このような
検証結果の最長経路等の情報は、検証結果読み込み手段
73によって、タイミング調整手段15に読み込まれ、回路
変換手段74を用いて、求められた最長経路上の論理素子
およびその周辺上の論理素子を実装素子抽象化ステップ
83で、実装レベルではない仮装の論理素子（マクロ）に
変換し、遅延調整ルール適用ステップ84で、上記仮装の
論理素子部分の回路変換を行う。変換結果の回路情報の
うち仮装の論理素子部分に対して、論理素子実装化ステ
ップ85で、実装レベルの論理素子への変換を行う。変換
後の実装レベルの論理素子で構成される回路の回路情報
は、回路情報出力手段75により回路の接続情報のファイ
ルあるいは、グラフィックスシステム上の論理回路図と
して出力される。例えば、第９図および第10図の例で
は、最長経路上の回路に対して、第７図の（ａ）回路変
換が実行され、第11図の論理回路図が出力される。

以上のように本実施例によれば、入力された回路情報
を実装レベルで構成される実論理回路に変換する論理設
計処理装置において、結果の実論理回路のタイミング最
適化をタイミング検証手段13を用いて実行する。これに
より、以下の効果を奏することができる。

（１）論理設計結果の論理回路図上で、タイミング検証
でタイミングを確認しながら、タイミング調整を行うこ
とにより、木目細かなタイミング調整を容易に行える。

（２）論理回路図上でのタイミング調整においては、調
整に必要な論理素子だけを抽象論理化して、実行するの
で、検索範囲が限定され、回路変換処理が高速である。

（実施例２） 第12図は、本発明の別の一実施例の論理設計処理装置
の基本的な構成を示すブロック図である。

本実施例は、実装レベルではない仮装の論理素子（マ
クロ）から構成される論理回路の回路情報を入力して、
実装素子で構成される実論理回路の回路情報を出力する
ものである。

入力部51より入力された仮装の論理素子で構成される
回路情報および回路のタイミング制約に関する情報を回
路情報読み込み手段53により読み込む。読み込まれた回
路情報を回路変換手段54により実装素子で構成される実
論理回路に変換する。回路変換実行の際には、変換結果
の実論理回路のタイミングが上記回路のタイミング制約
を満たすかどうかの判定および満たさない経路の検出を
タイミング検証手段13によって行う。さらに、変換結果
の回路情報を回路情報出力手段55によって、出力部52に
出力する。

第13図は、本発明の別の一実施例における回路変換手
段54の処理を説明するフローチャートである。

回路情報読み込みステップ131で読み込まれた回路情
報に対して、回路最適化ステップ132で回路最適化のた
めの回路変換を行う。このステップの結果の論理回路の
回路情報は、実装素子レベルではない。次に、実装素子
予測ステップ133で、前記ステップ132の結果の回路情報
が実装素子で構成した場合の実論理回路の回路情報を先
読みする。

さらに、タイミング解析ステップ134で、前記ステッ
プ133で先読みした実論理回路の回路情報と前記ステッ
プ131で読み込まれた回路制約からタイミング検証手段1
3を用いて、タイミング検証を行い、回路制約違反の経
路などを検出する。ステップ135および136でタイミング
エラーの有無の判定とエラーが存在した場合の遅延調整
が可能であるかどうかの判定をする。もし、エラーが存
在し、その調整が可能であると判定された場合には、ス
テップ137で上記ステップ132の結果の回路情報に遅延調
整ルールを適用して、そのタイミングエラーの除去を行
う。上記ステップ132から137をタイミングエラーがすべ
て除去されこれ以上遅延調整ができなくなるまで実行
し、最後にステップ138で実装素子で構成される実論理
回路に変換し、回路情報出力ステップ139で、前記ステ
ップ138の変換結果の回路情報を出力する。

以上のように本実施例によれば、入力された回路情報
を実装レベルで構成される実論理回路に変換する論理設
計処理装置において、予め与えた回路のタイミング制約
を満たす実論理回路を自動的に生成する。これにより、
以下の効果を奏することができる。

（１）予め回路のタイミング制約が与えられている場合
には、論理設計処理装置で自動的にタイミング制約を満
たす実論理回路に変換できる。

発明の効果 本発明によれば、同一の機能を有する回路を異なるテ
クノロジー（あるいはデバイス）で実装する際に必要と
なる論理設計において、設計された回路のタイミングを
検証し、この結果に基づいて、遅延調整する区間を指定
すると自動的に調整された論理回路図を得ることができ
る。あるいは、実装素子レベルでない論理素子の回路情
報から実装素子で構成される回路を予測してタイミング
検証しタイミング調整を行うため、論理設計システムは
自動的に最適なタイミングの実論理回路を出力する。し
たがって、計算機による論理設計を熟練設計者並の高品
質で行える。そのため、設計工数および、コストが削減
し、設計品質が向上するなどの効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の論理設計処置装置の基本的
な構成を示すブロック図、第２図はそのハードウェア構
成を示すブロック図、第３図は記憶装置４の構成を示す
ブロック図、第４図は回路変換ルールの一例を示す説明
図、第５図は論理設計プログラム実行手段11の構成を示
すブロック図、第６図はタイミング調整手段15およびタ
イミング検証手段13の構成を示すブロック図、第７図は
遅延調整のための回路変換ルールの一例を説明する説明
図、第８図は本発明の一実施例のタイミング調整方法を
説明するフローチャート図、第９図は論理回路図上の遅
延調整区間の指定例を示す説明図、第10図はタイミング
検証手段13で求めた最長経路を示す説明図、第11図は第
９図の論理回路図に対するタイミング調整手段15の適用
結果の例を示す説明図、第12図は本発明の別の一実施例
の論理設計処理装置の基本的な構成を示すブロック図、
第13図は本発明の別の一実施例における回路変換手段54
の処理を説明するフローチャート図である。 11……論理設計プログラム実行手段、12……論理回路図
表示手段、13……タイミング検証手段、14……遅延調整
区間指定手段、15……タイミング調整手段。

フロントページの続き (72)発明者 上田 雅彦 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平２−19976（ＪＰ，Ａ) 特開 昭63−280301（ＪＰ，Ａ)

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】入力された回路情報を、実装素子で構成さ
   れる実論理回路の回路情報に変換する論理設計処理装置
   であって、前記実論理回路を出力する論理回路図表示手
   段と、この実論理回路のタイミング検証を行うタイミン
   グ検証手段と、遅延調整区間を指定する遅延調整区間指
   定手段と、この遅延調整区間指定手段により指定された
   遅延調整区間の経路周辺の回路を構成する実装素子を論
   理素子に変換し、変換された結果の論理素子で構成され
   た回路を遅延調整ルールを用いて変換した後、論理素子
   で構成された回路を再び実装素子で構成された回路に変
   換するタイミング調整手段とを備えたことを特徴とする
   論理設計処理装置。
2. 【請求項２】請求項１記載のタイミング調整手段に、タ
   イミング検証を行う実論理回路の回路情報をタイミング
   検証手段に引き渡すための検証情報伝達手段と、タイミ
   ング検証結果を読み込むための検証結果読み込み手段と
   を備えたことを特徴とする論理設計処理装置。
3. 【請求項３】請求項１記載の論理回路図表示手段が実論
   理回路をグラフィックスシステム上に出力し、遅延調整
   区間指定手段は、このグラフィックスシステムを用いて
   遅延調整区間を指定することを特徴とする論理設計処理
   装置。
4. 【請求項４】論理設計された実装素子レベルの実論理回
   路のタイミングが、予め与えられた回路のタイミング制
   約を満たすように前記実論理回路を変換するタイミング
   調整方法であって、前記実装素子レベルの実論理回路の
   論理回路図上で、遅延調整する区間をその区間の始点あ
   るいは終点の信号線で指定し、指定された区間のタイミ
   ング検証によって、その区間の最長経路、最短経路また
   はタイミング制約違反経路を解析し、これらの経路周辺
   の実装素子を実装レベルでない論理素子に変換した後、
   これらの変換された論理素子で構成される回路部分に対
   して遅延を調整するための回路変換を行い、変換結果の
   論理素子で構成された回路部分を再び実装素子に変換し
   て論理回路図として出力することを特徴とするタイミン
   グ調整方法。