JP2003006253A - ロジック回路設計方法およびその方法をコンピュータに実行させるプログラム - Google Patents
ロジック回路設計方法およびその方法をコンピュータに実行させるプログラムInfo
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- Test And Diagnosis Of Digital Computers (AREA)
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Abstract
(57)【要約】
【課題】 システムモードおよびロジックＢＩＳＴの双
方で実スピード動作でのテストを可能とし、タイミング
エラーを確実に回避できるようにしたロジック回路設計
方法およびその方法をコンピュータに実行させるプログ
ラムを得ること。 【解決手段】 ロジックＢＩＳＴモードにおけるタイミ
ング解析に基づいてタイミングエラーの発生箇所に、セ
レクタ付きスキャンフリップフロップを挿入配置するこ
とで、そのタイミングエラー発生パスをパイプライン化
する。
方で実スピード動作でのテストを可能とし、タイミング
エラーを確実に回避できるようにしたロジック回路設計
方法およびその方法をコンピュータに実行させるプログ
ラムを得ること。 【解決手段】 ロジックＢＩＳＴモードにおけるタイミ
ング解析に基づいてタイミングエラーの発生箇所に、セ
レクタ付きスキャンフリップフロップを挿入配置するこ
とで、そのタイミングエラー発生パスをパイプライン化
する。
Description
【０００１】
【発明の属する技術分野】本発明は、組込み自己テスト
（ＢＩＳＴ）手法を適用したロジック回路設計方法およ
びその方法をコンピュータに実行させるプログラムに関
するものである。
（ＢＩＳＴ）手法を適用したロジック回路設計方法およ
びその方法をコンピュータに実行させるプログラムに関
するものである。
【０００２】
【従来の技術】近年、ＬＳＩ，ＡＳＩＣなどの半導体集
積回路を設計する方法として、ハードウェア記述言語
（ＨＤＬ：Hard Description Language）を用いて、設
計対象となるロジック回路の構造を記述し、この記述に
基づいてロジック回路を個々の回路要素の組み合わせと
して構成する手法が注目されている。この種の手法で
は、ＲＴＬ（Register Transfer Level）のＨＤＬによ
り回路構成を記述し、この記述を論理合成ツールに与え
て論理合成を行い、所望の回路を構成している。このよ
うにして構成される論理回路に対し、タイミングおよび
面積に関する最適化処理を施し、最終的な論理回路を得
る。
積回路を設計する方法として、ハードウェア記述言語
（ＨＤＬ：Hard Description Language）を用いて、設
計対象となるロジック回路の構造を記述し、この記述に
基づいてロジック回路を個々の回路要素の組み合わせと
して構成する手法が注目されている。この種の手法で
は、ＲＴＬ（Register Transfer Level）のＨＤＬによ
り回路構成を記述し、この記述を論理合成ツールに与え
て論理合成を行い、所望の回路を構成している。このよ
うにして構成される論理回路に対し、タイミングおよび
面積に関する最適化処理を施し、最終的な論理回路を得
る。
【０００３】現在では、このようなＨＤＬを用いた論理
回路の設計において、設計段階からテストを考慮するテ
スト容易化設計（ＤＦＴ：Design for testability）を
取り入れるのが一般的になってきている。これは、回路
をテストし易くなるように回路内部の観測性・制御性が
向上するように付加回路を設ける設計手法である。テス
ト容易化設計手法のうち、テスト回路（ＢＩＳＴ回路）
をＬＳＩ内部に組込む、組込み自己テスト（Built-In S
elf Test : ＢＩＳＴ）は、比較的低コストで効率の良
いテストが行えるため注目されている。
回路の設計において、設計段階からテストを考慮するテ
スト容易化設計（ＤＦＴ：Design for testability）を
取り入れるのが一般的になってきている。これは、回路
をテストし易くなるように回路内部の観測性・制御性が
向上するように付加回路を設ける設計手法である。テス
ト容易化設計手法のうち、テスト回路（ＢＩＳＴ回路）
をＬＳＩ内部に組込む、組込み自己テスト（Built-In S
elf Test : ＢＩＳＴ）は、比較的低コストで効率の良
いテストが行えるため注目されている。
【０００４】ＢＩＳＴのひとつであるロジックＢＩＳＴ
は、この種の論理回路設計の分野で広く受け入れられつ
つあり、コンポーネント、ボードおよびシステム・テス
トに有効なテスト機能を提供する。ロジックＢＩＳＴに
よる設計支援を行うソフトウェアは、通常、実使用時の
動作モードであるシステムモードと、組み込みセルフテ
スト回路動作モードであるロジックＢＩＳＴモードとを
有している。ロジックＢＩＳＴモードは、ロジックのフ
ルスキャンおよび組み込みセルフテスト回路を自動的に
作成、挿入、検証するための統合組み込み自動テストモ
ードである。
は、この種の論理回路設計の分野で広く受け入れられつ
つあり、コンポーネント、ボードおよびシステム・テス
トに有効なテスト機能を提供する。ロジックＢＩＳＴに
よる設計支援を行うソフトウェアは、通常、実使用時の
動作モードであるシステムモードと、組み込みセルフテ
スト回路動作モードであるロジックＢＩＳＴモードとを
有している。ロジックＢＩＳＴモードは、ロジックのフ
ルスキャンおよび組み込みセルフテスト回路を自動的に
作成、挿入、検証するための統合組み込み自動テストモ
ードである。
【０００５】すなわち、ロジックＢＩＳＴモードでは、
ＬＦＳＲ（Line Feedback Shift Register）、ＭＩＳＲ
（Multiple Input Signature register）などのＢＩＳ
Ｔ回路を自動生成するとともに、フルスキャンのため
に、本来一時記憶機能を果たすフリップフロップ（以
下、ＦＦと略す）を、図１０に示すようなセレクタ付き
のフリップフロップすなわちスキャンフリップフロップ
（以下、ＳＦＦと略す）として構成する。そして、セレ
クタを用いてフリップフロップを組み合わせ回路などを
介して接続／切り離し自在に直列接続することで、複数
のスキャンパスを構成する。
ＬＦＳＲ（Line Feedback Shift Register）、ＭＩＳＲ
（Multiple Input Signature register）などのＢＩＳ
Ｔ回路を自動生成するとともに、フルスキャンのため
に、本来一時記憶機能を果たすフリップフロップ（以
下、ＦＦと略す）を、図１０に示すようなセレクタ付き
のフリップフロップすなわちスキャンフリップフロップ
（以下、ＳＦＦと略す）として構成する。そして、セレ
クタを用いてフリップフロップを組み合わせ回路などを
介して接続／切り離し自在に直列接続することで、複数
のスキャンパスを構成する。
【０００６】図１０に示すように、ＳＦＦ１００は、本
来のクロック信号をトリガとして一時記憶機能を果たす
ＦＦ１０１と、その前段に配設されるセレクタ１０２と
によって構成されている。セレクタ１０２は、スキャン
モード信号ＳＭが０のときは、前段の組み合わせ回路か
らの信号Ｄを選択する。また、このときには、各ＳＦＦ
１００は互いに切り離され、ＦＦ１０１はクロック信号
ＣＬＫに同期して、前段の組み合わせ回路からの信号Ｄ
を後段の組み合わせ回路に出力ＯＵＴとして受け渡すと
いうＦＦ本体の機能を果たす。
来のクロック信号をトリガとして一時記憶機能を果たす
ＦＦ１０１と、その前段に配設されるセレクタ１０２と
によって構成されている。セレクタ１０２は、スキャン
モード信号ＳＭが０のときは、前段の組み合わせ回路か
らの信号Ｄを選択する。また、このときには、各ＳＦＦ
１００は互いに切り離され、ＦＦ１０１はクロック信号
ＣＬＫに同期して、前段の組み合わせ回路からの信号Ｄ
を後段の組み合わせ回路に出力ＯＵＴとして受け渡すと
いうＦＦ本体の機能を果たす。
【０００７】一方、スキャンモード信号ＳＭが１のと
き、セレクタ１０２は前段のＳＦＦからの信号ＳＩを選
択する。この結果、各ＳＦＦ１００は互いに縦続接続さ
れ、ＦＦ１０１は前段のＳＦＦの出力信号を、出力ＳＯ
としてクロック信号ＣＬＫに同期して後段のＳＦＦに受
け渡す。
き、セレクタ１０２は前段のＳＦＦからの信号ＳＩを選
択する。この結果、各ＳＦＦ１００は互いに縦続接続さ
れ、ＦＦ１０１は前段のＳＦＦの出力信号を、出力ＳＯ
としてクロック信号ＣＬＫに同期して後段のＳＦＦに受
け渡す。
【０００８】このようなロジックＢＩＳＴを導入した設
計では、システムモードとロジックＢＩＳＴモードの両
方で実スピードにおけるタイミング制約を考慮する必要
があるが、両モードにタイミング制約を与えることは、
レイアウトの収束性を低下させ、ゲート数増加による面
積および消費電力の増加を招く。しかし、現状の論理合
成ツールでは、システムモードおよびロジックＢＩＳＴ
モードの双方に対して、タイミングの最適化をすること
は不可能である。
計では、システムモードとロジックＢＩＳＴモードの両
方で実スピードにおけるタイミング制約を考慮する必要
があるが、両モードにタイミング制約を与えることは、
レイアウトの収束性を低下させ、ゲート数増加による面
積および消費電力の増加を招く。しかし、現状の論理合
成ツールでは、システムモードおよびロジックＢＩＳＴ
モードの双方に対して、タイミングの最適化をすること
は不可能である。
【０００９】そこで、従来は、図１１に示すように、シ
ステムモードでのタイミングの最適化を先に行い（ステ
ップＳ１００）、最初にシステムモードでのタイミング
エラーをなくし、その後ロジックＢＩＳＴモードでタイ
ミング検証を行うようにしている（ステップＳ１０
１）。
ステムモードでのタイミングの最適化を先に行い（ステ
ップＳ１００）、最初にシステムモードでのタイミング
エラーをなくし、その後ロジックＢＩＳＴモードでタイ
ミング検証を行うようにしている（ステップＳ１０
１）。
【００１０】しかしながら、システムモードとロジック
ＢＩＳＴモードではパスが違うため、タイミング制約も
違う。システムモードでタイミングの最適化を行うの
で、システムモードではタイミングエラーが発生しない
が、ロジックＢＩＳＴモードでは、タイミングエラーが
発生してしまう場合がある。すなわち、図１２（ａ）に
示すように、ＦＦへの入力データＤａｔａの確定がセッ
トアップタイムＳＴを満たしている場合は、タイミング
エラーは発生しないが、図１２（ｂ）に示すように、Ｓ
ＦＦ間のパス遅延がタイミング制約を超えた場合、例え
ばＦＦへの入力データＤａｔａが確定する前にＦＦへの
入力クロック信号ＣＬＫが０から１に変化すると、ＦＦ
のセットアップタイムＳＴを満たさないため、タイミン
グエラーとなる。
ＢＩＳＴモードではパスが違うため、タイミング制約も
違う。システムモードでタイミングの最適化を行うの
で、システムモードではタイミングエラーが発生しない
が、ロジックＢＩＳＴモードでは、タイミングエラーが
発生してしまう場合がある。すなわち、図１２（ａ）に
示すように、ＦＦへの入力データＤａｔａの確定がセッ
トアップタイムＳＴを満たしている場合は、タイミング
エラーは発生しないが、図１２（ｂ）に示すように、Ｓ
ＦＦ間のパス遅延がタイミング制約を超えた場合、例え
ばＦＦへの入力データＤａｔａが確定する前にＦＦへの
入力クロック信号ＣＬＫが０から１に変化すると、ＦＦ
のセットアップタイムＳＴを満たさないため、タイミン
グエラーとなる。
【００１１】そこで、従来は、ロジックＢＩＳＴモード
でのタイミング解析を行い、タイミングエラーが発生し
た場合には、タイミングエラー発生箇所の送り側のＳＦ
Ｆを、図１３（ａ）に示すように、マルチサイクルパス
対応のスキャンフリップフロップＭＳＦＦに置換するよ
うにしている（図１１ステップＳ１０２）。
でのタイミング解析を行い、タイミングエラーが発生し
た場合には、タイミングエラー発生箇所の送り側のＳＦ
Ｆを、図１３（ａ）に示すように、マルチサイクルパス
対応のスキャンフリップフロップＭＳＦＦに置換するよ
うにしている（図１１ステップＳ１０２）。
【００１２】図１３（ｂ）に示すように、マルチサイク
ルパス対応のスキャンフリップフロップＭＳＦＦでは、
クロックイネーブル信号ＣＥが１のとき、スキャンデー
タＳＤが選択され、ＣＥが０のときに、フリップフロッ
プＦＦの出力Ｑ１が選択される。スキャンイネーブル信
号ＳＥが１のとき、ロジックＢＩＳＴのスキャンモード
となる。ＳＥが１、ＣＥが１のときは、ＳＤがＱ１に出
力される。ＳＥが１、ＣＥが０のときは、ＦＦの出力が
ループし、同じデータが入るため、ＦＦに入るクロック
信号ＣＬＫが止められているように見える。ここでデー
タ信号ＤＡＴ２が確定するまで、送り側のマルチサイク
ルパス対応のスキャンフリップフロップＭＳＦＦの出力
Ｑ１をループ状にし、ＤＡＴ２が確定してからＳＥを０
にすれば、ＤＡＴ２が選択され、Ｑ２にＤＡＴ２が出力
される。
ルパス対応のスキャンフリップフロップＭＳＦＦでは、
クロックイネーブル信号ＣＥが１のとき、スキャンデー
タＳＤが選択され、ＣＥが０のときに、フリップフロッ
プＦＦの出力Ｑ１が選択される。スキャンイネーブル信
号ＳＥが１のとき、ロジックＢＩＳＴのスキャンモード
となる。ＳＥが１、ＣＥが１のときは、ＳＤがＱ１に出
力される。ＳＥが１、ＣＥが０のときは、ＦＦの出力が
ループし、同じデータが入るため、ＦＦに入るクロック
信号ＣＬＫが止められているように見える。ここでデー
タ信号ＤＡＴ２が確定するまで、送り側のマルチサイク
ルパス対応のスキャンフリップフロップＭＳＦＦの出力
Ｑ１をループ状にし、ＤＡＴ２が確定してからＳＥを０
にすれば、ＤＡＴ２が選択され、Ｑ２にＤＡＴ２が出力
される。
【００１３】図１４はマルチサイクルパス対応のスキャ
ンフリップフロップＭＳＦＦのタイムチャートを示して
いる。クロックイネーブル信号ＣＥが０のときは、ＦＦ
の出力がループするため、ＣＬＫの２倍の周期の信号を
ＣＥに与えることで、ＦＦが２サイクルで動いているよ
うに見える。また、スキャンイネーブル信号ＳＥが０の
ときは、ＣＥは０のままとする。１サイクルでＦＦを動
かしたときには、１サイクル目でＳＥを０にするため、
ＤＡＴ２の値が確定するのに１サイクル以上の遅延があ
った場合、セットアップタイムＳＴを満たさず、タイミ
ングエラーとなるが、２サイクルでＦＦを動かしたとき
には、２サイクル目でＳＥを０にでき、このとき既にＤ
ＡＴ２の値が確定しているため、タイミングエラーを回
避することができる。
ンフリップフロップＭＳＦＦのタイムチャートを示して
いる。クロックイネーブル信号ＣＥが０のときは、ＦＦ
の出力がループするため、ＣＬＫの２倍の周期の信号を
ＣＥに与えることで、ＦＦが２サイクルで動いているよ
うに見える。また、スキャンイネーブル信号ＳＥが０の
ときは、ＣＥは０のままとする。１サイクルでＦＦを動
かしたときには、１サイクル目でＳＥを０にするため、
ＤＡＴ２の値が確定するのに１サイクル以上の遅延があ
った場合、セットアップタイムＳＴを満たさず、タイミ
ングエラーとなるが、２サイクルでＦＦを動かしたとき
には、２サイクル目でＳＥを０にでき、このとき既にＤ
ＡＴ２の値が確定しているため、タイミングエラーを回
避することができる。
【００１４】
【発明が解決しようとする課題】従来技術では、ＳＦＦ
をマルチサイクルパス対応のスキャンフリップフロップ
ＭＳＦＦに置換し、データが確定するまでクロック信号
を止めることで、タイミング制約を緩ませてロジックＢ
ＩＳＴモード時のタイミングエラーを回避するようにし
ているので、マルチサイクルパス対応のスキャンフリッ
プフロップＭＳＦＦを通るパスは、長い周期のクロック
信号ＣＬＫによって動作することになるため、マルチサ
イクルパス対応のＳＦＦが関与するパスは実スピードで
は動作していないことになる。したがって、従来技術で
は、実スピードで回路を動作させた場合、タイミングエ
ラーが発生する可能性がある。
をマルチサイクルパス対応のスキャンフリップフロップ
ＭＳＦＦに置換し、データが確定するまでクロック信号
を止めることで、タイミング制約を緩ませてロジックＢ
ＩＳＴモード時のタイミングエラーを回避するようにし
ているので、マルチサイクルパス対応のスキャンフリッ
プフロップＭＳＦＦを通るパスは、長い周期のクロック
信号ＣＬＫによって動作することになるため、マルチサ
イクルパス対応のＳＦＦが関与するパスは実スピードで
は動作していないことになる。したがって、従来技術で
は、実スピードで回路を動作させた場合、タイミングエ
ラーが発生する可能性がある。
【００１５】この発明は上記に鑑みてなされたもので、
システムモードおよびロジックＢＩＳＴの双方で実スピ
ード動作でのテストを可能とし、タイミングエラーを確
実に回避できるようにしたロジック回路設計方法および
その方法をコンピュータに実行させるプログラムを得る
ことを目的としている。
システムモードおよびロジックＢＩＳＴの双方で実スピ
ード動作でのテストを可能とし、タイミングエラーを確
実に回避できるようにしたロジック回路設計方法および
その方法をコンピュータに実行させるプログラムを得る
ことを目的としている。
【００１６】
【課題を解決するための手段】上記目的を達成するため
この発明にかかるロジック回路設計方法は、システムモ
ードおよびロジックＢＩＳＴモードを有するプログラム
を用いてロジック回路を設計するロジック回路設計方法
において、論理合成、レイアウト時にシステムモードで
タイミング調整を行う第１ステップと、このタイミング
調整後、ロジックＢＩＳＴモードにおけるタイミング解
析を実行する第２ステップと、前記タイミング解析の結
果に基づいてタイミングエラーの発生箇所に、スキャン
フリップフロップと、該スキャンフリップフロップの出
力および該スキャンフリップフロップへの入力を選択可
能なセレクタとを含むセレクタ付きスキャンフリップフ
ロップを挿入配置する第３ステップとを備えることを特
徴とする。
この発明にかかるロジック回路設計方法は、システムモ
ードおよびロジックＢＩＳＴモードを有するプログラム
を用いてロジック回路を設計するロジック回路設計方法
において、論理合成、レイアウト時にシステムモードで
タイミング調整を行う第１ステップと、このタイミング
調整後、ロジックＢＩＳＴモードにおけるタイミング解
析を実行する第２ステップと、前記タイミング解析の結
果に基づいてタイミングエラーの発生箇所に、スキャン
フリップフロップと、該スキャンフリップフロップの出
力および該スキャンフリップフロップへの入力を選択可
能なセレクタとを含むセレクタ付きスキャンフリップフ
ロップを挿入配置する第３ステップとを備えることを特
徴とする。
【００１７】この発明によれば、ロジックＢＩＳＴモー
ドにおけるタイミング解析に基づいてタイミングエラー
の発生箇所に、セレクタ付きスキャンフリップフロップ
を挿入配置することで、そのタイミングエラー発生パス
をパイプライン化する。
ドにおけるタイミング解析に基づいてタイミングエラー
の発生箇所に、セレクタ付きスキャンフリップフロップ
を挿入配置することで、そのタイミングエラー発生パス
をパイプライン化する。
【００１８】つぎの発明にかかるロジック回路設計方法
は、上記の発明において、前記第３ステップでは、挿入
配置するセレクタ付きスキャンフリップフロップの個数
が最小限になるように挿入箇所を探査し、該探査した挿
入箇所にセレクタ付きスキャンフリップフロップを挿入
することを特徴とする。
は、上記の発明において、前記第３ステップでは、挿入
配置するセレクタ付きスキャンフリップフロップの個数
が最小限になるように挿入箇所を探査し、該探査した挿
入箇所にセレクタ付きスキャンフリップフロップを挿入
することを特徴とする。
【００１９】この発明によれば、挿入配置するセレクタ
付きスキャンフリップフロップの個数が最小限になるよ
うに挿入箇所を探査し、該探査した挿入箇所にセレクタ
付きスキャンフリップフロップを挿入する。
付きスキャンフリップフロップの個数が最小限になるよ
うに挿入箇所を探査し、該探査した挿入箇所にセレクタ
付きスキャンフリップフロップを挿入する。
【００２０】つぎの発明にかかるロジック回路設計方法
は、上記の発明において、前記第３ステップでは、他の
パスに影響のない挿入箇所を探査し、該探査した挿入箇
所にセレクタ付きスキャンフリップフロップを挿入する
ことを特徴とする。
は、上記の発明において、前記第３ステップでは、他の
パスに影響のない挿入箇所を探査し、該探査した挿入箇
所にセレクタ付きスキャンフリップフロップを挿入する
ことを特徴とする。
【００２１】この発明によれば、他のパスに影響のない
挿入箇所を探査し、該探査した挿入箇所にセレクタ付き
スキャンフリップフロップを挿入する。
挿入箇所を探査し、該探査した挿入箇所にセレクタ付き
スキャンフリップフロップを挿入する。
【００２２】つぎの発明にかかるプログラムは、上記の
発明のいずれか一つに記載された方法をコンピュータに
実行させるプログラムであり、そのプログラムがコンピ
ュータ読み取り可能となり、これによって、上記の発明
のいずれか一つの動作をコンピュータによって実行する
ことができる。
発明のいずれか一つに記載された方法をコンピュータに
実行させるプログラムであり、そのプログラムがコンピ
ュータ読み取り可能となり、これによって、上記の発明
のいずれか一つの動作をコンピュータによって実行する
ことができる。
【００２３】
【発明の実施の形態】以下に添付図面を参照して、この
発明にかかるロジック回路設計方法およびその方法をコ
ンピュータに実行させるプログラムの好適な実施の形態
を詳細に説明する。
発明にかかるロジック回路設計方法およびその方法をコ
ンピュータに実行させるプログラムの好適な実施の形態
を詳細に説明する。
【００２４】実施の形態１.図１は、ロジックＢＩＳＴ
を適用したロジック回路の設計支援プログラムの動作手
順を示すフローチャートである。
を適用したロジック回路の設計支援プログラムの動作手
順を示すフローチャートである。
【００２５】まず、設計対象のロジック回路の論理合
成、レイアウト時にシステムモードでのタイミング最適
化を実行する（ステップＳ１０）。つぎに、このロジッ
ク回路に対してロジックＢＩＳＴモードにおけるタイミ
ング解析を実行する（ステップＳ２０）。このタイミン
グ解析の結果から、タイミングエラーの発生したパスを
特定することができる。
成、レイアウト時にシステムモードでのタイミング最適
化を実行する（ステップＳ１０）。つぎに、このロジッ
ク回路に対してロジックＢＩＳＴモードにおけるタイミ
ング解析を実行する（ステップＳ２０）。このタイミン
グ解析の結果から、タイミングエラーの発生したパスを
特定することができる。
【００２６】図３はタイミングエラーが発生するパスの
例を示しており、タイミングエラーが発生するパスは太
線で示している。図３の詳細については後述する。ＳＦ
Ｆ１−ＳＦＦ２間およびＳＦＦ１−ＳＦＦ３間のパス遅
延によるＤａｔａの確定が、受け側のＳＦＦ２または３
のセットアップタイムＳＴを満たすようにすれば、タイ
ミングエラーを回避することができる。
例を示しており、タイミングエラーが発生するパスは太
線で示している。図３の詳細については後述する。ＳＦ
Ｆ１−ＳＦＦ２間およびＳＦＦ１−ＳＦＦ３間のパス遅
延によるＤａｔａの確定が、受け側のＳＦＦ２または３
のセットアップタイムＳＴを満たすようにすれば、タイ
ミングエラーを回避することができる。
【００２７】そこで、この実施の形態１においては、タ
イミングエラー発生箇所に、図２に示すような、セレク
タ付きＳＦＦ６０を挿入配置するようにしている（ステ
ップＳ３０）。図３に示したタイミングエラー発生パス
に対してセレクタ付きＳＦＦ６０を挿入した例を図４に
示している。
イミングエラー発生箇所に、図２に示すような、セレク
タ付きＳＦＦ６０を挿入配置するようにしている（ステ
ップＳ３０）。図３に示したタイミングエラー発生パス
に対してセレクタ付きＳＦＦ６０を挿入した例を図４に
示している。
【００２８】セレクタ付きＳＦＦ６０は、図２に示すよ
うに、前述したスキャンフリップフロップ（ＳＦＦ）１
００と、その後段に配されるセレクタ７０を備えてい
る。ＳＦＦ１００は、入力ａにデータが入力され、入力
ｂにクロック信号ＣＬＫが入力差される。他のＳＦＦに
縦続接続される入出力は省略している。セレクタ７０に
は、スキャンフリップフロップ１００の出力および当該
スキャンフリップフロップ１００への入力ａが入力さ
れ、これら２入力信号を選択制御信号としてのスキャン
モード信号ＳＭによって選択する。スキャンモード信号
ＳＭは、システムモードのときには０となるので、この
ときセレクタ７０はスキャンフリップフロップ１００へ
の入力ａ、すなわちＳＦＦ１００を介さない信号ａを選
択して出力ｄとして出力する。一方、スキャンモード信
号ＳＭは、ロジックＢＩＳＴモードのときには１となる
ので、このときには、セレクタ７０はＳＦＦ１００の出
力を選択して出力ｄとして出力する。
うに、前述したスキャンフリップフロップ（ＳＦＦ）１
００と、その後段に配されるセレクタ７０を備えてい
る。ＳＦＦ１００は、入力ａにデータが入力され、入力
ｂにクロック信号ＣＬＫが入力差される。他のＳＦＦに
縦続接続される入出力は省略している。セレクタ７０に
は、スキャンフリップフロップ１００の出力および当該
スキャンフリップフロップ１００への入力ａが入力さ
れ、これら２入力信号を選択制御信号としてのスキャン
モード信号ＳＭによって選択する。スキャンモード信号
ＳＭは、システムモードのときには０となるので、この
ときセレクタ７０はスキャンフリップフロップ１００へ
の入力ａ、すなわちＳＦＦ１００を介さない信号ａを選
択して出力ｄとして出力する。一方、スキャンモード信
号ＳＭは、ロジックＢＩＳＴモードのときには１となる
ので、このときには、セレクタ７０はＳＦＦ１００の出
力を選択して出力ｄとして出力する。
【００２９】このように、セレクタ付きＳＦＦ６０をタ
イミングエラー発生パスに挿入配置することで、ロジッ
クＢＩＳＴモード時には、パスにＳＦＦ１００を挿入し
て回路をパイプライン化するが、システムモード時に
は、ＳＦＦ１００を介さずに、システムモードで既にタ
イミングの最適化が行われている回路と等価な回路で動
作させる。
イミングエラー発生パスに挿入配置することで、ロジッ
クＢＩＳＴモード時には、パスにＳＦＦ１００を挿入し
て回路をパイプライン化するが、システムモード時に
は、ＳＦＦ１００を介さずに、システムモードで既にタ
イミングの最適化が行われている回路と等価な回路で動
作させる。
【００３０】このようなセレクタ付きＳＦＦ６０の挿入
配置が終了すると、つぎに、機能変更（ＥＣＯ：Engine
ering Change Order）を実行する。
配置が終了すると、つぎに、機能変更（ＥＣＯ：Engine
ering Change Order）を実行する。
【００３１】このようにこの実施の形態１においては、
ロジックＢＩＳＴモード時に、マルチサイクルパス対応
のＳＦＦのようにクロックの周期を変えることをせず、
セレクタ付きＳＦＦ６０を挿入して回路をパイプライン
化することによりタイミング制約が緩ませるようにして
いるので、ロジックＢＩＳＴモード時においても実スピ
ードでの動作が可能となり、これによりシステムモード
においても実スピードで動作したときのタイミングエラ
ーが解消される。また、システムモードのみタイミング
の最適化を行うので、ロジックＢＩＳＴにおけるタイミ
ング最適化を同時に考えるよりもターンアラウンドタイ
ム（ＴＡＴ）が向上する。
ロジックＢＩＳＴモード時に、マルチサイクルパス対応
のＳＦＦのようにクロックの周期を変えることをせず、
セレクタ付きＳＦＦ６０を挿入して回路をパイプライン
化することによりタイミング制約が緩ませるようにして
いるので、ロジックＢＩＳＴモード時においても実スピ
ードでの動作が可能となり、これによりシステムモード
においても実スピードで動作したときのタイミングエラ
ーが解消される。また、システムモードのみタイミング
の最適化を行うので、ロジックＢＩＳＴにおけるタイミ
ング最適化を同時に考えるよりもターンアラウンドタイ
ム（ＴＡＴ）が向上する。
【００３２】実施の形態２．つぎに、図５などを用いて
この発明の実施の形態２について説明する。図５におい
て、まず、設計対象のロジック回路の論理合成、レイア
ウト時にシステムモードでのタイミング最適化を実行す
る（ステップＳ１０）。つぎに、このロジック回路に対
してロジックＢＩＳＴモードにおけるタイミング解析を
実行する（ステップＳ２０）。このタイミング解析の結
果から、タイミングエラーの発生したパスを特定するこ
とができる。
この発明の実施の形態２について説明する。図５におい
て、まず、設計対象のロジック回路の論理合成、レイア
ウト時にシステムモードでのタイミング最適化を実行す
る（ステップＳ１０）。つぎに、このロジック回路に対
してロジックＢＩＳＴモードにおけるタイミング解析を
実行する（ステップＳ２０）。このタイミング解析の結
果から、タイミングエラーの発生したパスを特定するこ
とができる。
【００３３】ここで、先の図３においては、２つのパス
の両方でタイミングエラーが発生している。これらのパ
ス間には、組み合わせ回路に対応する共通インスタンス
Ｋ１〜Ｋ４が存在している。すなわち、第１パスは、Ｓ
ＦＦ１−共通インスタンスＫ１−共通インスタンスＫ２
−共通インスタンスＫ３−ＳＦＦ２を経由するパスであ
り、第２パスはＳＦＦ１−共通インスタンスＫ１−共通
インスタンスＫ２−共通インスタンスＫ４−ＳＦＦ３を
経由するパスであり、これらの両方のパスでタイミング
エラーが起こっている。
の両方でタイミングエラーが発生している。これらのパ
ス間には、組み合わせ回路に対応する共通インスタンス
Ｋ１〜Ｋ４が存在している。すなわち、第１パスは、Ｓ
ＦＦ１−共通インスタンスＫ１−共通インスタンスＫ２
−共通インスタンスＫ３−ＳＦＦ２を経由するパスであ
り、第２パスはＳＦＦ１−共通インスタンスＫ１−共通
インスタンスＫ２−共通インスタンスＫ４−ＳＦＦ３を
経由するパスであり、これらの両方のパスでタイミング
エラーが起こっている。
【００３４】この場合、共通インスタンスＫ１−共通イ
ンスタンスＫ３間にセレクタ付きＳＦＦ６０を挿入する
ことで、第１パスのタイミングエラーを回避することが
でき、また共通インスタンスＫ１−共通インスタンスＫ
４間にセレクタ付きＳＦＦ６０を挿入することで、第２
パスのタイミングエラーを回避することができるとす
る。
ンスタンスＫ３間にセレクタ付きＳＦＦ６０を挿入する
ことで、第１パスのタイミングエラーを回避することが
でき、また共通インスタンスＫ１−共通インスタンスＫ
４間にセレクタ付きＳＦＦ６０を挿入することで、第２
パスのタイミングエラーを回避することができるとす
る。
【００３５】このとき、第１パスのタイミングエラーを
回避するために、共通インスタンスＫ２−共通インスタ
ンスＫ３間にセレクタ付きＳＦＦ６０を挿入した場合
は、第１パスのタイミングエラーを回避することができ
るが、第２パスには共通インスタンスＫ２−共通インス
タンスＫ３間は含まれないので、第２パスのタイミング
エラーを回避するためには、さらに例えば共通インスタ
ンスＫ２−共通インスタンスＫ４間にセレクタ付きＳＦ
Ｆ６０を挿入する必要がある。このようにした場合は、
第１および第２パスのタイミングエラーを回避すること
ができるが、セレクタ付きＳＦＦ６０が２個以上必要と
なる。
回避するために、共通インスタンスＫ２−共通インスタ
ンスＫ３間にセレクタ付きＳＦＦ６０を挿入した場合
は、第１パスのタイミングエラーを回避することができ
るが、第２パスには共通インスタンスＫ２−共通インス
タンスＫ３間は含まれないので、第２パスのタイミング
エラーを回避するためには、さらに例えば共通インスタ
ンスＫ２−共通インスタンスＫ４間にセレクタ付きＳＦ
Ｆ６０を挿入する必要がある。このようにした場合は、
第１および第２パスのタイミングエラーを回避すること
ができるが、セレクタ付きＳＦＦ６０が２個以上必要と
なる。
【００３６】これに対し、図４に示したように、第１パ
スのタイミングエラーを回避するために、共通インスタ
ンスＫ１−共通インスタンスＫ２間に、セレクタ付きＳ
ＦＦ６０を挿入した場合は、共通インスタンスＫ１と共
通インスタンスＫ２は第２パスの共通インスタンスでも
あるため、第１パスのタイミングエラーを回避できると
ともに、第２パスのタイミングエラーも回避することが
できる。すなわち、この場合は、１個のセレクタ付きＳ
ＦＦ６０を挿入することで、第１および第２パス双方の
タイミングエラーを回避することができる。
スのタイミングエラーを回避するために、共通インスタ
ンスＫ１−共通インスタンスＫ２間に、セレクタ付きＳ
ＦＦ６０を挿入した場合は、共通インスタンスＫ１と共
通インスタンスＫ２は第２パスの共通インスタンスでも
あるため、第１パスのタイミングエラーを回避できると
ともに、第２パスのタイミングエラーも回避することが
できる。すなわち、この場合は、１個のセレクタ付きＳ
ＦＦ６０を挿入することで、第１および第２パス双方の
タイミングエラーを回避することができる。
【００３７】そこで、この実施の形態２においては、ス
テップＳ２５において、タイミングエラーが発生した各
パスの共通インスタンス間を探査することで、挿入する
セレクタ付きＳＦＦ６０の個数ができるだけ少なくなる
挿入箇所を探し、これらの挿入箇所にセレクタ付きＳＦ
Ｆ６０を挿入配置する（ステップＳ３０´）。このよう
なセレクタ付きＳＦＦ６０の挿入配置が終了すると、つ
ぎに、機能変更（ＥＣＯ：Engineering Change Order）
を実行する。
テップＳ２５において、タイミングエラーが発生した各
パスの共通インスタンス間を探査することで、挿入する
セレクタ付きＳＦＦ６０の個数ができるだけ少なくなる
挿入箇所を探し、これらの挿入箇所にセレクタ付きＳＦ
Ｆ６０を挿入配置する（ステップＳ３０´）。このよう
なセレクタ付きＳＦＦ６０の挿入配置が終了すると、つ
ぎに、機能変更（ＥＣＯ：Engineering Change Order）
を実行する。
【００３８】このようにこの実施の形態２においては、
タイミングエラーが発生した各パスの共通インスタンス
間を探し、必要最小限のセレクタ付きＳＦＦ６０を挿入
するようにしているので、回路面積増加を抑えることが
できる。
タイミングエラーが発生した各パスの共通インスタンス
間を探し、必要最小限のセレクタ付きＳＦＦ６０を挿入
するようにしているので、回路面積増加を抑えることが
できる。
【００３９】実施の形態３．つぎに、図６および図７を
用いてこの発明の実施の形態３について説明する。図６
において、まず、設計対象のロジック回路の論理合成、
レイアウト時にシステムモードでのタイミング最適化を
実行する（ステップＳ１０）。つぎに、このロジック回
路に対してロジックＢＩＳＴモードにおけるタイミング
解析を実行する（ステップＳ２０）。このタイミング解
析の結果から、タイミングエラーの発生したパスを特定
することができる。
用いてこの発明の実施の形態３について説明する。図６
において、まず、設計対象のロジック回路の論理合成、
レイアウト時にシステムモードでのタイミング最適化を
実行する（ステップＳ１０）。つぎに、このロジック回
路に対してロジックＢＩＳＴモードにおけるタイミング
解析を実行する（ステップＳ２０）。このタイミング解
析の結果から、タイミングエラーの発生したパスを特定
することができる。
【００４０】ここで、図７においては、２つのパスの一
方（太線のほう）でタイミングエラーが発生している。
これらのパス間には、前記同様、組み合わせ回路に対応
する共通インスタンスＫ１〜Ｋ４が存在している。すな
わち、ＳＦＦ１−共通インスタンスＫ１−共通インスタ
ンスＫ２−共通インスタンスＫ３−ＳＦＦ２を通る第１
パスでは、タイミングエラーが発生していないが、ＳＦ
Ｆ１−共通インスタンスＫ１−共通インスタンスＫ２−
共通インスタンスＫ４−ＳＦＦ３を通る第２パスではタ
イミングエラーが発生している。この場合、共通インス
タンスＫ１−共通インスタンスＫ４間にセレクタ付きＳ
ＦＦ６０を挿入することで、第２パスのタイミングエラ
ーを回避することができるとする。
方（太線のほう）でタイミングエラーが発生している。
これらのパス間には、前記同様、組み合わせ回路に対応
する共通インスタンスＫ１〜Ｋ４が存在している。すな
わち、ＳＦＦ１−共通インスタンスＫ１−共通インスタ
ンスＫ２−共通インスタンスＫ３−ＳＦＦ２を通る第１
パスでは、タイミングエラーが発生していないが、ＳＦ
Ｆ１−共通インスタンスＫ１−共通インスタンスＫ２−
共通インスタンスＫ４−ＳＦＦ３を通る第２パスではタ
イミングエラーが発生している。この場合、共通インス
タンスＫ１−共通インスタンスＫ４間にセレクタ付きＳ
ＦＦ６０を挿入することで、第２パスのタイミングエラ
ーを回避することができるとする。
【００４１】このとき、第２パスのタイミングエラーを
回避するために、共通インスタンスＫ１−共通インスタ
ンスＫ２間にセレクタ付きＳＦＦ６０を挿入した場合
は、第２パスのタイミングエラーを回避することができ
るが、共通インスタンスＫ１−共通インスタンスＫ２間
は第１パスにも含まれているので、この挿入が第１パス
にも影響を及ぼして、別のエラーが発生する可能性もあ
る。
回避するために、共通インスタンスＫ１−共通インスタ
ンスＫ２間にセレクタ付きＳＦＦ６０を挿入した場合
は、第２パスのタイミングエラーを回避することができ
るが、共通インスタンスＫ１−共通インスタンスＫ２間
は第１パスにも含まれているので、この挿入が第１パス
にも影響を及ぼして、別のエラーが発生する可能性もあ
る。
【００４２】これに対し、図７に示すように、共通イン
スタンスＫ２−共通インスタンスＫ４間にセレクタ付き
ＳＦＦ６０を挿入した場合は、第２パスのタイミングエ
ラーを回避でき、また共通インスタンスＫ２−共通イン
スタンスＫ４間は第１パスには含まれていないため、第
１パスで別の問題が発生する可能性もなくなる。
スタンスＫ２−共通インスタンスＫ４間にセレクタ付き
ＳＦＦ６０を挿入した場合は、第２パスのタイミングエ
ラーを回避でき、また共通インスタンスＫ２−共通イン
スタンスＫ４間は第１パスには含まれていないため、第
１パスで別の問題が発生する可能性もなくなる。
【００４３】そこで、この実施の形態３においては、ス
テップＳ２６において、タイミングエラーが発生した各
パスの共通インスタンス間を探査することで、他のタイ
ミングエラーの発生していないパスに影響のない挿入箇
所を探し、これらの挿入箇所にセレクタ付きＳＦＦ６０
を挿入配置する（ステップＳ３０´）。このようなセレ
クタ付きＳＦＦ６０の挿入配置が終了すると、つぎに、
機能変更（ＥＣＯ：Engineering Change Order）を実行
する。
テップＳ２６において、タイミングエラーが発生した各
パスの共通インスタンス間を探査することで、他のタイ
ミングエラーの発生していないパスに影響のない挿入箇
所を探し、これらの挿入箇所にセレクタ付きＳＦＦ６０
を挿入配置する（ステップＳ３０´）。このようなセレ
クタ付きＳＦＦ６０の挿入配置が終了すると、つぎに、
機能変更（ＥＣＯ：Engineering Change Order）を実行
する。
【００４４】このようにこの実施の形態３においては、
他のタイミングエラーの発生していないパスに影響のな
い挿入箇所を探して、セレクタ付きＳＦＦ６０を挿入配
置するようにしたので、タイミングエラーと関係のない
パスに対応する影響がなくなり、他のエラー、問題が発
生する可能性が低くなる。
他のタイミングエラーの発生していないパスに影響のな
い挿入箇所を探して、セレクタ付きＳＦＦ６０を挿入配
置するようにしたので、タイミングエラーと関係のない
パスに対応する影響がなくなり、他のエラー、問題が発
生する可能性が低くなる。
【００４５】なお、上記の各実施の形態において、図２
に示したセレクタ付きＳＦＦ６０に代えて、図８に示す
ような、ゲーテッドクロックを用いたセレクタ付きＳＦ
Ｆ９０を用いるようにしてもよい。ゲーテッドクロック
を用いたセレクタ付きＳＦＦ９０では、動作する必要の
ないセレクタ付きＳＦＦに関しては、クロック信号ＣＬ
Ｋの供給が一時的に停止されるので、消費電力を削減す
ることができる。
に示したセレクタ付きＳＦＦ６０に代えて、図８に示す
ような、ゲーテッドクロックを用いたセレクタ付きＳＦ
Ｆ９０を用いるようにしてもよい。ゲーテッドクロック
を用いたセレクタ付きＳＦＦ９０では、動作する必要の
ないセレクタ付きＳＦＦに関しては、クロック信号ＣＬ
Ｋの供給が一時的に停止されるので、消費電力を削減す
ることができる。
【００４６】ところで、セレクタ付きＳＦＦ６０を挿入
することでさらに遅延が発生するので、タイミングエラ
ーが新しく発生することもある。これを回避するため、
図９に示すように、１つのパス上にセレクタ付きＳＦＦ
６０を多段に挿入するようにしてもよい。
することでさらに遅延が発生するので、タイミングエラ
ーが新しく発生することもある。これを回避するため、
図９に示すように、１つのパス上にセレクタ付きＳＦＦ
６０を多段に挿入するようにしてもよい。
【００４７】
【発明の効果】以上説明したように、この発明によれ
ば、ロジックＢＩＳＴモードにおけるタイミング解析に
基づいてタイミングエラーの発生箇所に、セレクタ付き
スキャンフリップフロップを挿入配置することで、その
タイミングエラー発生パスをパイプライン化するように
したので、ロジックＢＩＳＴモード時においても実スピ
ードでの動作が可能となり、これによりシステムモード
においても実スピードで動作したときのタイミングエラ
ーが解消される。また、システムモードのみタイミング
の最適化を行うので、ロジックＢＩＳＴにおけるタイミ
ング最適化を同時に考えるよりもターンアラウンドタイ
ム（ＴＡＴ）が向上する。
ば、ロジックＢＩＳＴモードにおけるタイミング解析に
基づいてタイミングエラーの発生箇所に、セレクタ付き
スキャンフリップフロップを挿入配置することで、その
タイミングエラー発生パスをパイプライン化するように
したので、ロジックＢＩＳＴモード時においても実スピ
ードでの動作が可能となり、これによりシステムモード
においても実スピードで動作したときのタイミングエラ
ーが解消される。また、システムモードのみタイミング
の最適化を行うので、ロジックＢＩＳＴにおけるタイミ
ング最適化を同時に考えるよりもターンアラウンドタイ
ム（ＴＡＴ）が向上する。
【００４８】つぎの発明によれば、挿入配置するセレク
タ付きスキャンフリップフロップの個数が最小限になる
ように挿入箇所を探査し、該探査した挿入箇所にセレク
タ付きスキャンフリップフロップを挿入するようにして
いるので、回路面積増加を抑えることができる。
タ付きスキャンフリップフロップの個数が最小限になる
ように挿入箇所を探査し、該探査した挿入箇所にセレク
タ付きスキャンフリップフロップを挿入するようにして
いるので、回路面積増加を抑えることができる。
【００４９】つぎの発明によれば、他のパスに影響のな
い挿入箇所を探査し、該探査した挿入箇所にセレクタ付
きスキャンフリップフロップを挿入するようにしている
ので、タイミングエラーと関係のないパスに対する影響
を極力少なくすることができ、他のエラー、問題が発生
する可能性を少なくすることができる。
い挿入箇所を探査し、該探査した挿入箇所にセレクタ付
きスキャンフリップフロップを挿入するようにしている
ので、タイミングエラーと関係のないパスに対する影響
を極力少なくすることができ、他のエラー、問題が発生
する可能性を少なくすることができる。
【００５０】つぎの発明にかかるプログラムによれば、
上記の発明のいずれか一つに記載された方法をコンピュ
ータに実行させるようにしたので、そのプログラムがコ
ンピュータ読み取り可能となり、これによって、上記の
発明のいずれか一つの動作をコンピュータによって実行
することができるという効果を奏する。
上記の発明のいずれか一つに記載された方法をコンピュ
ータに実行させるようにしたので、そのプログラムがコ
ンピュータ読み取り可能となり、これによって、上記の
発明のいずれか一つの動作をコンピュータによって実行
することができるという効果を奏する。
【図１】 この発明にかかるロジック回路設計方法の実
施の形態１の動作手順を示すフローチャートである。
施の形態１の動作手順を示すフローチャートである。
【図２】 セレクタ付きスキャンフリップフロップの回
路構成を示す図である。
路構成を示す図である。
【図３】 ２つのパスにタイミングエラーが発生した例
を示す図である。
を示す図である。
【図４】 セレクタ付きスキャンフリップフロップの挿
入例を示す図である。
入例を示す図である。
【図５】 この発明にかかるロジック回路設計方法の実
施の形態２の動作手順を示すフローチャートである。
施の形態２の動作手順を示すフローチャートである。
【図６】 この発明にかかるロジック回路設計方法の実
施の形態３の動作手順を示すフローチャートである。
施の形態３の動作手順を示すフローチャートである。
【図７】 １つのパスにタイミングエラーが発生した場
合のセレクタ付きスキャンフリップフロップの挿入例を
示す図である。
合のセレクタ付きスキャンフリップフロップの挿入例を
示す図である。
【図８】 ゲーテッドクロックを用いたセレクタ付きス
キャンフリップフロップの回路構成を示す図である。
キャンフリップフロップの回路構成を示す図である。
【図９】 多段接続されたセレクタ付きスキャンフリッ
プフロップを例示する図である。
プフロップを例示する図である。
【図１０】 スキャンフリップフロップの回路構成を示
す図である。
す図である。
【図１１】 従来技術によるタイミングエラー回避手順
を示すフローチャートである。
を示すフローチャートである。
【図１２】 タイミングエラーの発生を明するためのタ
イムチャートである。
イムチャートである。
【図１３】 従来技術を説明するための図であり、マル
チサイクルパス対応スキャンフリップフロップの回路構
成を示す図である。
チサイクルパス対応スキャンフリップフロップの回路構
成を示す図である。
【図１４】 マルチサイクルパス対応スキャンフリップ
フロップの動作を説明するためのタイムチャートであ
る。
フロップの動作を説明するためのタイムチャートであ
る。
１，２，３ スキャンフリップフロップ（ＳＦＦ）、６
０ セレクタ付きスキャンフリップフロップ（ＳＦ
Ｆ）、７０ セレクタ、１００ スキャンフリップフロ
ップ（ＳＦＦ）、１０１ フリップフロップ（ＦＦ）、
１０２ セレクタ、Ｋ１〜Ｋ４ 共通インスタンス。
０ セレクタ付きスキャンフリップフロップ（ＳＦ
Ｆ）、７０ セレクタ、１００ スキャンフリップフロ
ップ（ＳＦＦ）、１０１ フリップフロップ（ＦＦ）、
１０２ セレクタ、Ｋ１〜Ｋ４ 共通インスタンス。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 21/82 Ｃ
27/04 Ｔ
27/04 Ｄ
Ｔ
Ｆターム(参考） 2G132 AA01 AA05 AE23 AH03 AK29
AL07
5B046 AA08 BA04 JA01
5B048 AA01 AA20 CC11 CC18 DD10
EE02 FF01
5F038 CD05 CD07 CD09 DT08 EZ20
5F064 EE03 EE47 EE60 HH06 HH10
HH12
Claims (4)
- 【請求項１】 システムモードおよびロジックＢＩＳＴ
モードを有するプログラムを用いてロジック回路を設計
するロジック回路設計方法において、 論理合成、レイアウト時にシステムモードでタイミング
調整を行う第１ステップと、 このタイミング調整後、ロジックＢＩＳＴモードにおけ
るタイミング解析を実行する第２ステップと、 前記タイミング解析の結果に基づいてタイミングエラー
の発生箇所に、スキャンフリップフロップと、該スキャ
ンフリップフロップの出力および該スキャンフリップフ
ロップへの入力を選択可能なセレクタとを含むセレクタ
付きスキャンフリップフロップを挿入配置する第３ステ
ップと、 を備えることを特徴とするロジック回路設計方法。 - 【請求項２】 前記第３ステップでは、挿入配置するセ
レクタ付きスキャンフリップフロップの個数が最小限に
なるように挿入箇所を探査し、該探査した挿入箇所にセ
レクタ付きスキャンフリップフロップを挿入することを
特徴とする請求項１に記載のロジック回路設計方法。 - 【請求項３】 前記第３ステップでは、他のパスに影響
のない挿入箇所を探査し、該探査した挿入箇所にセレク
タ付きスキャンフリップフロップを挿入することを特徴
とする請求項１または２に記載のロジック回路設計方
法。 - 【請求項４】 請求項１〜３のいずれか一つに記載され
た方法をコンピュータに実行させるプログラム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001186013A JP2003006253A (ja) | 2001-06-20 | 2001-06-20 | ロジック回路設計方法およびその方法をコンピュータに実行させるプログラム |
| US09/987,276 US6654939B2 (en) | 2001-06-20 | 2001-11-14 | Method of designing logic circuit, and computer product |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001186013A JP2003006253A (ja) | 2001-06-20 | 2001-06-20 | ロジック回路設計方法およびその方法をコンピュータに実行させるプログラム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003006253A true JP2003006253A (ja) | 2003-01-10 |
Family
ID=19025503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001186013A Pending JP2003006253A (ja) | 2001-06-20 | 2001-06-20 | ロジック回路設計方法およびその方法をコンピュータに実行させるプログラム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6654939B2 (ja) |
| JP (1) | JP2003006253A (ja) |
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| JP2006250923A (ja) * | 2005-02-08 | 2006-09-21 | Nec Electronics Corp | 半導体集積回路、ディレイテスト回路、及び半導体集積回路のテスト方法 |
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