JP2980761B2

JP2980761B2 - 論理回路最適化装置

Info

Publication number: JP2980761B2
Application number: JP4012988A
Authority: JP
Inventors: 誠一西尾; 健北原; 宏晃西
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-06-03
Filing date: 1992-01-28
Publication date: 1999-11-22
Anticipated expiration: 2014-11-22
Also published as: JPH0546700A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、タイミング制約を満
たさない論理回路を、満たす回路に最適化する論理回路
最適化装置に関するものである。

【０００２】

【従来の技術】ＬＳＩ技術の発展に伴い、設計対象とな
る論理回路はますます大規模複雑になってきている。こ
のような大規模な回路の論理設計を設計者が人手で行う
ことは困難であるため、最近では自動論理合成システム
が用いられている。自動論理合成システムとは、設計対
象の回路の動作内容を表すレジスタ転送レベルの機能記
述やブール式から自動的に論理回路を生成するものであ
る。

【０００３】自動論理合成においては、論理回路が所望
の論理を実現するように正確に組み立てるだけでなく、
システム内に備えられる論理回路最適化装置によって論
理回路の動作速度が要求性能（タイミング制約）を満た
すように最適化することが必要である。この論理回路最
適化装置による最適化の方式として、局所変換方式と大
局的最適化方式とが知られている。

【０００４】局所変換方式は、回路の局所的な部分に最
適化の変換を繰り返し適用することにより、タイミング
制約を満たすようにするものである。この方式は回路規
模に比例する処理時間で処理可能という長所があるが、
局所解に陥り易く充分な最適化が行われないという問題
がある。

【０００５】一方、大局的最適化方式は回路の実現方法
をすべて探索して最適解を求めるものであり、最適な結
果が得られるという長所があるが、処理時間が回路規模
に対して指数関数的に増加するという問題があり、実用
規模の回路の最適化には適用できない。

【０００６】一方、回路の信号遅延時間最適化の手法の
１つとしてシャノン展開が知られている。従来、スラッ
ク（要求遅延時間−信号到着時間）がマイナスのサブパ
スを枝にもつクリティカルパスに対してシャノン展開を
行うと、新たにクリティカルパスが発生するという不具
合があった。

【０００７】図９（ａ），（ｂ）を用いて説明する。素
子の遅延時間はＮＡＮＤ，ＯＲが１で、ＩＮＶＥＲＴＥ
Ｒは０、ＥＸＮＯＲとＭＵＸは２である。図９（ａ）に
おいて、信号Ａの初期遅延は１で、信号Ｂの初期遅延は
５で、信号Ｃ，Ｄ，Ｅについては０である。

【０００８】図９（ｂ）のように、信号Ｂに対してシャ
ノン展開するとクリティカルパス（Ｂ−−−Ｏ）の信号
遅延時間は１０から２に減少するが、パス（Ａ−−−
Ｏ）の信号遅延時間は６から７に増加する。出力信号０
における要求信号遅延時間を６とすると、パス（Ａ−−
−Ｏ）が新たにクリティカルパスとなるという不具合が
あった。またシャノン展開によってゲート数が極端に増
加するという不具合があった。

【０００９】

【発明が解決しようとする課題】このように、従来の論
理回路最適化装置による最適化では、充分な最適化が行
われなかったり、膨大な処理時間が費やされるという欠
点があった。

【００１０】また、シャノン展開によって新たにクリテ
ィカルパスが発生したり、ゲート数が増加するという欠
点があった。

【００１１】そこで、この発明は、このような従来の事
情に鑑みてなされたものであり、その目的の第１は、特
に局所変換方式によるタイミングの最適化に対して、処
理時間を大幅に増大させることなく、より良い最適化結
果を得ることができる論理回路最適化装置を提供するこ
とにある。

【００１２】また、第２の目的は、シャノン展開の際に
新たなクリティカルパスを発生させず、かつゲート数を
増加させずに信号遅延時間を最適化させることができる
論理回路最適化装置を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、第１の発明は、論理回路中の信号経路の遅延時間と
この信号経路に要求される遅延時間とを比較し、この信
号経路がタイミング制約を満たしているか否かを解析す
るタイミング解析部と、このタイミング解析部によって
タイミング制約を満たしていないと解析された信号経路
上の論理素子を抽出するクリティカル抽出部と、このク
リティカル抽出部によって抽出された論理素子の出力が
他の複数の論理素子と共有接続されている場合、抽出さ
れた論理素子の複製素子を作成し、この複製素子の出力
を前記他の複数の論理素子それぞれの入力と接続するこ
とにより、前記共有接続を解除する共有解除部と、この
共有解除部によって解除され、作成された複数の論理回
路のうち、前記タイミング解析部によってタイミング制
約を満たしていないと解析された信号経路を含む論理回
路の局所的な変換を行ってタイミングを改善する回路変
換部とから構成されている。

【００１４】また、第２の発明は、回路データと回路の
制約データからクリティカルパスを探索するクリティカ
ルパス探索部と、探索されたクリティカルパスに合流す
る枝パスがクリティカルであるか否かを調べ、クリティ
カルパス上の信号遅延時間要求を満たしていない入力信
号をシャノン展開適用箇所とするシャノン展開適用箇所
探索部と、この適用箇所に対してシャノン展開を行うシ
ャノン展開実行部と、シャノン展開後の最適化信号時間
を予測する信号遅延時間予測部と、シャノン展開後の回
路のゲート数を計算する回路サイズ計算部と、計算され
た回路のゲート数を基に、シャノン展開を行うか否かを
判定してシャノン展開実行部を制御する制御部とから構
成されている。

【００１５】

【作用】上記構成により、第１の発明は、タイミング解
析部が論理回路中の信号経路の遅延時間とこの信号経路
に要求される遅延時間とを比較し、タイミング制約を満
たしているか否かを解析する。論理回路がタイミング制
約を満たしていなければ、クリティカル抽出部がタイミ
ング制約を満たさない信号経路上の論理素子の一部また
はすべてを抽出する。

【００１６】共有解除部は、抽出された論理素子の出力
が他の複数の論理素子と共有接続されている場合、抽出
された論理素子の複製素子を作成して共有接続を解除す
る。回路変換部は、共有接続が解除された論理回路のう
ち、タイミング制約を満たしていない論理回路の局所的
な変換を行い、タイミングを改善する。

【００１７】さらに、タイミングが改善されるまで論理
素子の抽出、共有解除、及び局所的な変換を繰り返して
いる。

【００１８】また、第２の発明は、クリティカルパス探
索部が回路データと回路の制約データからクリティカル
パスを探索する。シャノン展開適用箇所探索部は、クリ
ティカルパス探索部で探索されたクリティカルパスに合
流する枝パスがクリティカルであるか否かを調べ、クリ
ティカルパス上の信号遅延時間要求を満たしていない入
力信号をシャノン展開適用箇所とする。

【００１９】探索されたシャノン展開適用箇所に対し、
シャノン展開実行部がシャノン展開を行い、シャノン展
開後の最適化信号時間を信号遅延時間予測部が予測す
る。回路サイズ計算部では回路のゲート数を計算し、こ
のゲート数を基に制御部がシャノン展開を行うか否かを
判定してシャノン展開実行部を制御している。

【００２０】

【実施例】以下、図面を参照しながらこの発明の実施例
を説明する。

【００２１】第１の発明図１は、第１の発明の論理回路最適化装置に係わる一実
施例の構成を示すブロック図である。同図に示すよう
に、この論理回路最適化装置は、制御部１、タイミング
解析部２、回路変換部３、クリティカル抽出部４、共有
解除部５から構成されている。

【００２２】図２に、制御部１の処理フローを示す。

【００２３】論理回路を構成する各論理素子や論理素子
間を接続する信号経路などに関する情報が入力される
と、制御部１はタイミング解析部２を起動する（ステッ
プ１１）。

【００２４】タイミング解析部２は、入力された論理回
路中の各信号経路の遅延時間と、この信号経路に要求さ
れる遅延時間からの差（余裕度）とを算出し、さらに各
信号経路ごとに算出された余裕度のうち、最小値の余裕
度（以下、最小余裕度（ＳＭＩＮ）と呼ぶ）を算出す
る。

【００２５】もし、タイミング解析の結果、すべての信
号経路がタイミング制約を満たしていれば（即ち、最小
余裕度ＳＭＩＮが非負ならば）処理を終了し、満たして
いなければ回路変換部３を起動する（ステップ１２）。

【００２６】回路変換部３は余裕度が負となっている信
号経路を辿り、タイミングを改善（高速化）するため、
この信号経路を含む論理回路中の局所的な変換を行う。
この後制御部１は、局所変換後の論理回路に対してタイ
ミング解析部２を起動する（ステップ１３）。

【００２７】ステップ１３によるタイミング解析の結
果、局所変換された論理回路がタイミング制約を満たし
ていれば処理を終了し、満たしていなければ以下の処理
を繰り返す（ステップ１４）。

【００２８】制御部１は、最小余裕度ＳＭＩＮをプログ
ラム上の変数名であるＳＯＬＤに記憶し、クリティカル
抽出部４を起動する（ステップ１５）。図３に、クリテ
ィカル抽出部４の処理フローを示す。

【００２９】クリティカル抽出部４は、まずＳＯＬＤに
記憶された最小余裕度ＳＭＩＮを得る（ステップ２
１）。そして、ＳＭＩＮから任意に設定した微小時間δ
の範囲の余裕度を出力にもった論理素子を抽出素子とし
てすべて記憶する（ステップ２３，２４）。

【００３０】これにより、最小余裕度を出力に持った論
理素子だけでなく、ある範囲内の余裕度を出力に持った
論理素子も抽出される。

【００３１】次に、制御部１は、共有解除部５を起動
し、クリティカル抽出部４により抽出された論理素子の
出力が他の複数の論理素子と共有接続している場合、そ
の共有接続を解除する（ステップ１６）。図４に、共有
解除部５の処理フローを示す。この処理について、図５
（ａ）の論理回路を用いて説明する。但し、図５（ａ）
において、論理素子Ａ１，Ａ２が抽出素子であるとす
る。

【００３２】まず、抽出素子Ａ１，Ａ２の複製素子を作
成する（ステップ３１）。抽出素子Ａ１の出力には他の
抽出素子Ａ２があるが、入力には他の抽出素子が無いた
め、複製素子Ａ１の入力と元の接続先ａ，ｂとを接続す
る（ステップ３２，３３，３５）。

【００３３】次に、抽出素子Ａ１には２つの出力接続先
があり、その１つ（論理素子Ｎ１）は抽出素子でないた
め、複製素子Ａ１の出力と論理素子Ｎ１を接続し、抽出
素子Ａ１の出力と論理素子Ｎ１との接続を切る（ステッ
プ３６，３８）。もう１つの出力接続先は抽出素子Ａ２
であるため、複製素子Ａ１，Ａ２間を接続する（ステッ
プ３６，３７）。

【００３４】以上の処理（ステップ３２〜３８）をすべ
ての抽出素子に対して繰り返し、最後に出力のない論理
素子を削除する（ステップ３９）。この共有解除の結
果、図５（ｂ）のように、共有接続されていた論理素子
Ａ１の共有が解除される。

【００３５】制御部１は、共有接続が解除された論理回
路の局所変換を行うためにタイミング解析部２，回路変
換部３を起動する。さらに、局所変換後の論理回路に対
してタイミング解析部２を起動してタイミング解析を行
う（ステップ１７）。このとき、タイミング解析部２は
新たな最小余裕度ＳＭＩＮを算出する。

【００３６】タイミング解析の結果、論理回路がタイミ
ング制約を満たしているか、または新たな最小余裕度Ｓ
ＭＩＮがＳＯＬＤに記憶されている値よりも大きくない
場合、すなわちタイミングが改善されない場合は処理を
終了する（ステップ１８，１９）。

【００３７】逆に、新たな最小余裕度ＳＭＩＮがＳＯＬ
Ｄに記憶されている値よりも大きい場合は、新たなＳＭ
ＩＮをＳＯＬＤに記憶し、タイミング制約を満たすまで
ステップ１５〜１９を繰り返す。

【００３８】このような、第１の発明の論理回路最適化
装置の処理を、図５（ａ）に示す論理回路を例にとり説
明する。図５中で、太線で示した信号経路が余裕度が負
となっている信号経路であり、論理素子Ａ１，Ａ２が抽
出素子である。局所的な高速化の変換パターンとして、
図６に示すようなパターンが用意されていたとする。図
５（ａ）の論理回路では、論理素子Ａ１の出力に論理素
子Ｎ１があるため、図６の変換パターンは適用できな
い。しかしながら、前述したクリティカル抽出、共有解
除を行い図５（ｂ）のように変更することにより、図６
の変換パターンが適用でき、最終的に図５（ｃ）の論理
回路を得ることができる。

【００３９】図５（ｃ）では、余裕度が負になっている
信号経路（図中、太線）に対し、図５（ａ）よりも論理
素子が一段分削減されており、タイミングが改善されて
いる。

【００４０】第２の発明図７は、第２の発明の論理回路
最適化装置に関わる一実施例の構成を示すブロック図で
ある。

【００４１】同図に示す論理回路最適化装置は、クリテ
ィカルパス探索部４１、シャノン展開適用箇所探索部４
２、信号遅延時間予測部４３、シャノン展開実行部４
４、回路サイズ計算部４５、及び全体の実行を制御する
制御部４６から構成されている。なお、図中の実線矢印
はデータの入／出力を示し、波線の矢印は制御を示して
いる。

【００４２】回路データ４７には、回路を構成する素子
間のネットワーク情報と、素子が有する信号遅延時間が
含まれており、回路の制約データ４８にはゲート数、最
長遅延時間が含まれている。

【００４３】次に本装置の動作について説明する。

【００４４】クリティカルパス探索部４１では、回路デ
ータ４７と回路の最長遅延時間制約を取り込んで最長パ
スを探索する。この探索には一般的なＰＥＲＴの手法を
用いて行う。始点から素子の有する遅延時間を加算しな
がら、最大値をネット（素子間のネットワーク情報）に
沿って終点方向に伝搬させ、素子の出力における到着時
間（ａｒｔ）を計算する。終点における到着時間が最大
のパスが最長遅延パスとなる。

【００４５】同様に終点の制約時間を始点方向へ伝搬
し、各素子の出力における要求遅延時間（ｒｑｔ）を求
める。同時にスラック（ｓｌｋ）を式（１）で計算す
る。

【００４６】ｓｌｋ＝ｒｑｔ−ａｒｔ（１）最大遅延制約違反パスは、スラックがマイナスになった
パスである。スラックの値がもっとも小さい（負の数）
パスをクリティカルパスとする。本実施例では素子の出
力における到着時間とスラックを回路データ４７に格納
する。

【００４７】シャノン展開適用箇所探索部４２は、回路
データ４７からクリティカルパスを抽出し、クリティカ
ルパスの始点信号をシャノン展開の候補とする。クリテ
ィカルパス上の素子に入力しているパス（以下サブパス
と記す）のスラックが負かどうか調べ、負である場合は
この素子の入力信号をシャノン展開の候補とする。

【００４８】以下、サブパスのスラックが負の場合、こ
のパスをサブクリティカルパスと記す。また該素子の入
力信号をサブクリティカルパスの出力信号と記す。該素
子の入力が負でない場合はクリティカルパスの始点信号
のみをシャノン展開の候補とする。

【００４９】信号遅延時間予測部４３は、シャノン展開
候補の信号名と信号数を取り込んで信号遅延時間の最適
化可能時間を計算する。シャノン展開をＭＵＸ（マルチ
プレクサ）で行うとすると、展開後のクリティカルパス
の遅延時間ｃｔは、ＭＵＸの制御入力からデータ出力ま
での遅延時間をｍｔ１、ＭＵＸのデータ入力からデータ
出力までの遅延時間をｍｔ２、信号数をｎとするとｃｔ＝ｍｔ１＋ｍｔ２＊（ｎ−１）（２）で計算される。クリティカルパスの信号遅延時間はｎ＝
１のときで、サブクリティカルパスの信号遅延時間はｎ
＞１の値で計算される。式（２）で計算された遅延時間
と展開前のクリティカルパスの遅延時間ｃｔｏの差（最
適化可能時間ｏａｔと記す）を計算する。

【００５０】ｏａｔ＝ｃｔｏ−ｃｔ（３）制御部４６では、上記クリティカルパスとサブクリティ
カルパスのスラックと最適化可能時間を取り込んで、最
適化時間ｏｔｏｔ＝ｏａｔ＋ｓｌｋ（４）を計算し、ＭＵＸの入力に接続しているゲートの遅延時
間ｐｇｔを取り込んで判定基準ｄｓｄｓ＝ｏｔ−ｐｇｔ（５）を計算する。ｄｓ≦０であれば制御部４６は、シャノン
展開実行部４４を制御してシャノン展開を実行させる。
ｄｓ＞０の場合は、シャノン展開実行後の回路全体のゲ
ート数（ｇｃａ）を回路サイズ計算部４５が計数する。

【００５１】計数されたゲート数（ｇｃａ）と制約で与
えられたゲート数（ｇｃｒ）とから、制御部４６は判定
基準ｄｓ２ｄｓ２＝ｇｃａ−ｇｃｒ（６）を計算する。ｄｓ２＞０の場合、シャノン展開実行部４
４はシャノン展開実行後の回路をクリアし、シャノン展
開箇所をクリティカルパスの入力方向に移動する。

【００５２】シャノン展開実行部４４はクリティカルパ
ス上の素子の出力ファンアウトを計算し、２以上の場合
はパス全体を回路データ４７内でコピーしてファンアウ
トフリーの回路を生成する。クリティカルパスの始点
に’１’を入力した回路と’０’を入力した回路を生成
する。このとき定数入力のゲートの簡単化を行う。

【００５３】次に、２つの回路の出力をマルチプレクサ
のデータ入力に接続する。制御入力には始点の信号を接
続する。サブクリティカルパスが存在する場合は、本処
理を繰り返す。

【００５４】図８，９の回路を用いて実施例を説明す
る。簡単のため遅延時間は整数で表す。初期遅延は信号
Ａが４で、信号Ｂが５で、信号Ｃ，Ｄ，Ｅが０である。
また信号０の要求遅延時間は８である。素子の遅延時間
はＮＡＮＤ，ＯＲがそれぞれ１で、ＩＮＶＥＲＴＥＲは
０、ＥＸＮＯＲとＭＵＸはそれぞれ２である。ＰＥＲＴ
の手法で信号０の最大到着時間を求めると１０になり、
パスＢ−−−０がスラック−２（８−１０＝−２）のク
リティカルパスとなる。

【００５５】シャノン展開適用箇所探索部４２で、図９
（ａ）におけるＡ−Ｔ１がスラック−１のサブクリティ
カルパスであることが発見され、信号Ａ，Ｂはシャノン
展開候補となる。遅延時間予測部４３で１変数のシャノ
ン展開後の遅延時間を計算すると、クリティカルパスは
ＭＵＸ１段の遅延時間即ち２になる。

【００５６】本回路では信号Ａ，Ｂの２変数のシャノン
展開を行うため、ＭＵＸ２段の遅延時間即ち４になる
（図８（ａ））。最適化可能な遅延時間は、シャノン展
開前のクリティカルパスの信号遅延時間−マルチプレク
サ２段即ち１０−４＝６となる。

【００５７】制御部４６では、ここで予測された最適化
可能な遅延時間と上記スラックより最適化遅延時間を求
め、６−２＝４となる。判定基準ｄｓが正（４−２＝
２）なのでシャノン展開後にゲート数を計算する。素子
のゲート数については、ＮＡＮＤ，ＩＮＶＥＲＴＥＲが
１、ＯＲは２、ＥＸＮＯＲは３、ＭＵＸは４である。

【００５８】いま制約のゲート数を９とすると判定基準
ｄｓ２は、１７−９で正数になるのでシャノン展開の箇
所を見直す。判定基準ｄｓが２なので２段分、すなわち
信号Ｔ２まで移動でき、信号Ｔ２についてシャノン展開
して簡単化する。図８（ｂ）が展開後の回路である。

【００５９】パス（Ａ−−−Ｏ）はＭＵＸ１段とＯＲ，
ＮＡＮＤの遅延時間４に短縮され、パス（Ｂ−−−Ｏ）
はＭＵＸ２段とＯＲ，ＮＡＮＤの遅延時間６に短縮され
る。従って２つのクリティカルパスは制約を満足し、ゲ
ート数は１３となる。これは図８（ａ）の回路の１７よ
り４ゲート小さくなっている。

【００６０】

【発明の効果】このように、第１の発明の論理回路最適
化装置によれば、タイミング制約を満たさない論理素子
を抽出し、この抽出素子の共有接続を解除して局所変換
を行っている。これにより、タイミング制約が改善され
るまでの処理時間を大幅に増加させることなく、充分な
最適化を行うことができる。

【００６１】また、第２の発明の論理回路最適化装置に
よれば、複数のクリティカルなサブパスを有するパスを
シャノン展開するとき、それに伴う新たなクリティカル
パスを発生させず、かつゲート数を増加させずに信号遅
延時間を最適化することができる。

【図面の簡単な説明】

【図１】第１の発明の一実施例の構成を示すブロック図
である。

【図２】図１で示した制御部の処理フローを示す流れ図
である。

【図３】図１で示したクリティカル抽出部の処理フロー
を示す流れ図である。

【図４】図１で示した共有解除部の処理フローを示す流
れ図である。

【図５】第１の発明によって論理回路が最適化される様
子を示す回路図である。

【図６】図１で示した回路変換部で行われる変換パター
ンの一例を示す回路図である。

【図７】第２の発明の一実施例の構成を示すブロック図
である。

【図８】第２の発明によって論理回路が最適化される様
子を示す回路図である。

【図９】従来の最適化の様子を示す回路図である。

【符号の説明】

１制御部２タイミング解析部３回路変換部４クリティカル抽出部５共有解除部４１クリティカルパス探索部４２シャノン展開適用箇所探索部４３信号遅延時間予測部４４シャノン展開実行部４５回路サイズ計算部４６制御部４７回路データ４８回路の制約データ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 17/50

Claims

(57)【特許請求の範囲】

【請求項１】論理回路中の信号経路の遅延時間とこの
信号経路に要求される遅延時間とを比較し、この信号経
路がタイミング制約を満たしているか否かを解析するタ
イミング解析部と、このタイミング解析部によってタイミング制約を満たし
ていないと解析された信号経路上の論理素子を抽出する
クリティカル抽出部と、このクリティカル抽出部によって抽出された論理素子の
出力が他の複数の論理素子と共有接続されている場合、
抽出された論理素子の複製素子を作成し、この複製素子
の出力を前記他の複数の論理素子それぞれの入力と接続
することにより、前記共有接続を解除する共有解除部
と、この共有解除部によって解除され、作成された複数の論
理回路のうち、前記タイミング解析部によってタイミン
グ制約を満たしていないと解析された信号経路を含む論
理回路の局所的な変換を行ってタイミングを改善する回
路変換部とを有することを特徴とする論理回路最適化装
置。