JPH1091651A - 論理合成方法および論理合成装置 - Google Patents

Abstract

(57)【要約】 【課題】 少ない記憶資源にて短時間に大規模論理の論
理合成処理を行う。 【解決手段】 論理設計データ入力処理１００にて、論
理合成対象となる、機能記述レベルおよびゲートレベル
の論理記述データを入力し、タイミング条件伝搬処理２
００にて入力したネットリストよりクロックエッジの属
性を全ＦＦ（フリップフロップ）へ伝搬させ、各ＦＦに
クロック相情報を記憶する。回路分割処理３００ではＦ
Ｆおよび最上位論理のエッジにて回路を分割する。分割
した回路を論理合成単位とする。新規再生モードか否か
を判別し、論理変更による再構成の場合には論理変更論
理部検出・再合成処理４００にて論理変更の有る分割回
路を検出し、変更回路のみを選択的に再合成する。ゲー
トネットリスト出力処理５００では分割した回路をもと
の回路構成に戻しゲートレベルネットリストを生成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理合成技術に関
し、特に、機能レベルおよびゲートレベルで記述された
論理回路より、タイミングと面積が最適化されたゲート
レベルのネットリストを生成する作業に適用して有効な
技術に関する。

【０００２】

【従来の技術】たとえば、日経ＢＰ社、１９９６年６月
１日発行、「日経マイクロデバイス」Ｐ１４３〜Ｐ１６
８、等の文献にも記載されているように、ＡＳＩＣ等の
半導体集積回路の開発では、機能記述された論理仕様等
を入力として信号遅延時間や面積などを評価関数とした
最適化処理を行ってゲートレベルの回路を生成する論理
合成を行うことが知られている。

【０００３】ところで、このような論理合成技術につい
ては、従来、たとえば、特開平４−３２０５７５号公報
に開示された「論理合成方式およびその装置」が知られ
ている。本従来技術では、回路情報の階層化によって大
規模な論理を設計する場合に、最適化前の階層形論理回
路情報を展開形論理回路情報に展開して最適化を行い、
その後に階層の復元処理を行って最適化された階層形論
理回路情報を得ようとするものである。

【０００４】すなわち、階層構造による論理設計の場合
には、ＦＦ（フリップフロップ）−ＦＦ間のタイミング
パスがブロック間で切断されてしまい、最大ディレイお
よび最小ディレイ（の制約条件）を算出することができ
ない。そこで、この従来技術では、ＦＦ−ＦＦ間のタイ
ミングパスをブロック間で切断されないようにするため
に階層構造にて論理設計されたデータを論理合成用に階
層構造を展開する平坦化を行い、階層構造を持たない一
つの論理ファイルとして取扱うようにしていた。

【０００５】

【発明が解決しようとする課題】しかし前記従来方式で
は、ブロック単位に論理合成を実行する場合と比較して
チップ内の機能論理ブロック数が１００ファイルと仮定
すれば、約１００倍の作業メモリ等の記憶資源を必要と
し莫大なメモリが必要になる、という技術的課題があ
る。また、論理変更時、一部の論理に変更が有った場合
でも全体を再合成し直さなければならず、論理生成処理
時間の増大を招き、論理回路の開発開始から完成までの
時間（ＴＡＴ：turn-around-time）が長くなる、という
他の技術的課題もある。すなわち、上述の従来技術の論
理合成処理は、使用メモリ量の抑制と、所要時間の短縮
が考慮されておらず、特に大規模論理の論理合成処理に
は適用が難しい。

【０００６】本発明の目的は、より少ない記憶資源にて
大規模論理の論理合成処理を行うことが可能な論理合成
技術を提供することにある。

【０００７】本発明の他の目的は、大規模論理の論理合
成処理の所要時間を短縮することが可能な論理合成技術
を提供することにある。

【０００８】

【課題を解決するための手段】本発明の論理合成技術で
は、階層構造で設計された設計データを小さな使用メモ
リにて論理合成するために、ＦＦ−ＦＦ間のタイミング
パスがブロック間にまたがる場合でも切断されないよう
な最小構成の回路を切り出すべく、チップのエッジまた
はＦＦで囲まれる回路をフラットな一つの合成対象回路
として切り出す。切り出された回路のエッジおよびＦＦ
には、事前にチップ上のエッジにクロック相名や周波
数、エッジトリガＦＦか否か、等のクロック情報をチッ
プ上のエッジから論理合成上の全ＦＦへ伝搬・記憶して
おく。このタイミング情報を記憶する手段により、切り
出された論理合成対象回路の始点と終点のタイミング情
報の差から切り出された論理合成対象回路のタイミング
制約である最大ディレイ値および最小ディレイ値を自動
的に算出可能とする。

【０００９】また、本発明では、上述のように切り出し
た論理合成単位の回路毎に、切り出し元の論理回路を構
成する、回路名、回路数、最終更新日付、ファイルシー
ケンス（更新回数）、切り出した回路の入力ピン数等の
特徴情報を記憶することにより論理変更後の回路と、前
記特徴情報とで不一致となる切り出し回路を自動的にチ
ェックアウトし、不一致となった切り出し回路のみを論
理変更の有った回路と判断し、当該回路のみを選択的に
論理合成する、という動作を行う。

【００１０】本発明は一例として以下のように作用す
る。

【００１１】前述のように、メモリ等の記憶資源の消費
抑制の対策として、本発明では、ＦＦ−ＦＦ間のタイミ
ングパスがブロック間にまたがる場合でも切断されない
ような最小論理構成の回路を切り出すべく、チップ上の
エッジおよびＦＦで囲まれる回路をフラットな一つの論
理合成対象回路として切り出している。この切り出され
た回路は、極めて小さな論理規模となるため、論理合成
に使用するメモリは極めて小さくて済む。また切り出し
た回路は、論理合成後、元の階層構造の設計データへ戻
すため、切り出しの際に、論理合成対象論理に含まれる
機能レベルおよび論理合成前の論理回路のファイル名と
そこに含まれる機能セルのインスタンス名（各機能セル
のロケーション情報を記述した情報）を記憶し、論理合
成後のネットリスト出力の際、記憶したファイル名とイ
ンスタンス名より出力先となる階層構造の論理ファイル
名を決定し、各ゲート化された機能セルを階層構造の論
理ファイルへ戻し、ゲートレベルネットリストを生成す
る。

【００１２】また、合成時のタイミング目標は、あらか
じめ、チップのエッジ全てにクロック相、周波数、エッ
ジ迄の入力／出力ディレイ値およびエッジトリガ／スル
ーラッチの区別が定義され、その情報を、各ＦＦへ伝搬
・記憶することで、各入出力のエッジおよびＦＦに到達
したタイミング情報より合成時の最小ディレイと最大デ
ィレイ制約時間を算出し、制約時間を守るよう合成処理
を行う。

【００１３】これにより、合成対象回路をチップのエッ
ジおよびＦＦで囲まれる単位で切り出しても、セットア
ップやホールドタイミング違反の無いよう考慮したゲー
ト回路ネットリスト生成が可能となる。すなわち、タイ
ミング制約を切り出した回路毎に設定可能とすること
で、論理合成対象回路をチップのエッジおよびＦＦで囲
まれる回路として切り出した場合でも、タイミング制約
を考慮した論理合成が可能となる。従って、一回の論理
合成処理対象回路が極めて小さくなるため、論理合成時
に使用するメモリ等の記憶資源が極めて小さくてすむ。

【００１４】また、前述のように、本発明では、処理時
間（ＴＡＴ）の短縮の対策として、論理変更回路部分の
みの選択的な再論理合成処理にて実現すべく、合成対象
回路の特徴情報を記録し、論理修正等による再論理合成
処理が必要となった時には、回路切り出し時に記憶した
前記特徴情報と現状の特徴情報が不一致となる、切り出
された論理合成対象回路のみを選択的に再合成するの
で、部分的な論理修正等の論理合成処理のＴＡＴを著し
く短縮することができる。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら詳細に説明する。

【００１６】図１は本発明の一実施の形態である論理合
成方法の作用の一例を示すフローチャート、図２は、本
実施の形態の論理合成方法において、論理合成対象最上
位論理エッジに定義したクロック相名およびクロック属
性を伝搬・記憶する方法の一例を示す概念図、図３は、
論理合成対象最上位論理の一例を示す概念図、図４は、
論理合成対象回路切り出し後の回路の一例を示す概念
図、図５は、論理変更部位判定のために記憶する情報の
一例を示す概念図、図６は、論位合成対象回路の切り出
し時に削除する、論理合成対象最上位論理の部位の一例
を示す概念図、図７は、切り出した論理合成回路を合成
した結果の一例を示す概念図、図８は、論理合成後のゲ
ートレベルネットリストの出力の一例を示す概念図、図
９は、本発明の一実施の形態である論理合成装置の構成
の一例を示す概念図である。

【００１７】まず、図９にて、本実施の形態における論
理合成装置の構成の一例を説明する。システムバス６０
には、全体の動作を制御するマイクロプロセッサ６１、
マイクロプロセッサ６１の制御を行う基本ソフトウェア
やユーザプログラム（本実施の形態の場合、図１のフロ
ーチャートのような処理を行う論理合成プログラム）
や、後述のような論理合成の過程で用いられる各種制御
情報が格納される主記憶６２、論理合成プログラムや、
後述の論理合成の対象となる論理合成対象最上位論理の
ネットリスト等の情報が格納されるＨＤＤ装置等の外部
記憶装置６３、論理図や回路図、ネットリスト等の情報
を操作者に可視化して提示するディスプレイ６４、操作
者がコマンドやデータの入力操作に用いるキーボード６
５、マウス等のポインティングデバイス６６、等が接続
されている。

【００１８】論理合成プログラムは、任意の契機で外部
記憶装置６３から主記憶６２にロードされて起動される
ことにより、後述の図１〜図８に例示される本実施の形
態の論理合成方法を実行する。また、この論理合成プロ
グラムの実行過程の情報は必要に応じてディスプレイ６
４に出力される。

【００１９】図１は、本実施の形態の論理合成方法の全
体処理フローであり、全ての処理は論理合成プログラム
にて自動処理される。論理設計データ入力処理１００で
は、論理合成対象となる機能記述レベルおよびゲートレ
ベルの論理記述データを、たとえば外部記憶装置６３か
ら入力する。次にタイミング条件伝搬処理２００にて入
力したネットリストよりクロックエッジの属性を全ＦＦ
へ伝搬させ、各ＦＦにクロック相情報を記憶すべく、後
述のクロック属性情報１２やクロック相伝搬結果情報１
３を主記憶６２の一部に生成する。回路分割処理３００
ではＦＦおよび最上位論理のエッジにて回路を分割す
る。分割した回路を論理合成単位とする。そして、新規
作成モードか否かを判別し、新規作成モードの場合に
は、通常の論理合成処理４００ａを実行する。一方、論
理変更による再論理合成構成の場合には論理変更論理部
検出・再合成処理４００にて論理変更の有った分割回路
を検出し、変更回路のみを選択的に再論理合成する。ゲ
ートネットリスト出力処理５００は分割した回路をもと
の回路構成に戻しゲートレベルネットリストを生成す
る。

【００２０】以下、タイミング条件伝搬処理２００は図
２にて、回路分割処理３００は図３〜図４にて、論理変
更論理部検出・再合成処理４００は図５にて、論理合成
処理４００ａおよびゲートネットリスト出力処理５００
は図６〜図８にてさらに詳細に説明する。

【００２１】図２に例示されるように、タイミング条件
伝搬処理２００は、論理合成対象最上位論理１のクロッ
クエッジＣＫ１（クロック相名２）、クロックエッジＣ
Ｋ２（クロック相名３）に論理合成時のタイミング制約
条件となる、クロック属性４〜５を定義する。定義され
た、クロック属性４〜５は、全てのＦＦ６〜８へ伝搬し
ＦＦのインスタンス名９〜１０とクロック相名２〜３に
対応したクロック相伝搬結果情報１３を作成する。

【００２２】また、クロック属性４〜５は、クロック属
性情報１２としてクロック相名、周期、立上り時間、立
下り時間、ラッチ条件（一例として図２の“↑”はクロ
ックの立ち上がりでのラッチを示す）等を記憶する。こ
れにより、論理合成対象回路において、一例として、そ
の間に任意の組み合わせ回路を含むインスタンス名Ｕ２
のＦＦ７とＵ１のＦＦ６の間の経路を合成する場合の最
大遅延時間に対するタイミング制約は、次の計算式、 “ＣＫ２の立上り時間−ＣＫ１の立上り時間−ＣＫ２のセットアップ時間”… により算出可能となる。

【００２３】また、最小遅延時間に対するタイミング制
約は、次の条件式、 “ＣＫ２の立上り時間−ＣＫ１の立上り時間＜ＣＫ２のホールドタイム”… が成立した場合、次の計算式、 “ＣＫ２のホールドタイム＋ＣＫ２の立上り時間−ＣＫ１の立上り時間”… により算出可能となる。

【００２４】図３および図４は、論理合成対象最上位論
理１４（図３）を使い論理合成対象回路（図４）を切り
出す方法の一例を例示している。図３および図４におい
て最外周の輪郭線はチップの外周（エッジ）を示してい
る。また、図３の表現は、ディスプレイ６４に可視化し
て出力する場合の表示状態を示しており、外部記憶装置
６３にはテキスト形式のネットリストとして格納されて
いる。

【００２５】論理合成回路の切り出しポイントとして
は、論理合成対象最上位論理１４のエッジ２４〜２５ま
たはＦＦ１８〜１９を切り出しポイントとする。例とし
て、ＦＦ１８を論理合成対象回路の終点として切り出し
た場合、回路分割処理では、ＦＦ１８のＣＫピン１８ａ
を除く入力ピン１８ｂよりファンイントレースし、論理
合成対象最上位論理１４のエッジ２４〜２５またはＦＦ
１９に到達するまで論理トレースする。本トレースにて
検出した素子２０〜２３、エッジ２４〜２５およびＦＦ
１８〜１９を論理合成対象切り出し回路（２８〜３３）
（図４）として生成する。尚、図３のクロックエッジ２
６〜２７は、処理高速化のため、ＦＦ１８よりのトレー
スにて検出するのではなく、図２にて生成したＦＦへの
クロック相伝搬結果情報１３より図４のクロックエッジ
３４〜３５を自動生成する。また、各素子のインスタン
ス名２８〜３３は、機能論理ブロックのインスタンス名
Ｕ１〜Ｕ３を付けた名前に換える。これにより、ゲート
レベルネットリスト出力の際、ゲートレベル論理のイン
スタンス名の先頭に付けた機能論理ブロックのインスタ
ンス名Ｕ１〜Ｕ３を展開先ブロック判定キーとすること
で、どの機能論理ブロックに各ゲート素子を展開するか
判別可能となる。

【００２６】図５は、論理変更時、変更論理部分のみを
再論理合成するために、記憶しておく特徴情報の一例で
あり、上記ＦＦ１８よりのファンイントレース時取得す
るものである。なお、この特徴情報は、対応する前述の
図３のネットリストとともに、外部記憶装置６３に格納
され、図３のネットリストの更新に応じて更新される。
取得される特徴情報としては、一例として機能論理ブロ
ック情報７１と、切り出し回路情報７２がある。機能論
理ブロック情報７１としては、上記ＦＦ１８よりのファ
ンイントレースにて通過する機能論理ブロック１５〜１
７のインスタンス名、論理名、更新日付、ファイルシー
ケンス（更新回数）を記憶する。本情報により、論理合
成対象回路が属す機能論理ブロックの更新有無を論理
名、インスタンス名、作成日付およびファイルシーケン
スのいずれかの不一致より判定し、該当する論理合成対
象回路のみを再論理合成する。また、切り出し回路情報
７２として、終点のインスタンス名３３、始点のインス
タンス名（２８，２９，３２）および従属機能論理ブロ
ック情報を記憶する。本情報により、始点インスタンス
情報数、従属ブロック情報数の不一致においても論理合
成対象回路が属す機能論理ブロックの更新有無を判断可
能とし、論理変更有無の判定の精度を上げる。

【００２７】合成後のゲートネットリスト出力処理５０
０は、一例として図６〜図８のように実行される。

【００２８】まず、図６において、破線にて例示される
ように、論理合成処理後、ゲートレベル論理と入れ換え
るため、論理合成対象回路切り出しの時、トレースした
素子（３７，３９，４１，４５）および、ネットおよび
エッジ（３６，３８，４０，４２，４３，４４）を一時
的に論理合成元の回路より削除する。

【００２９】次に図７に例示されるように、論理合成に
てゲート生成される素子４６のインスタンス名の生成
を、生成素子の前後のインスタンス名や、エッジへ接続
するか否かで判断することで何処の機能論理ブロックに
従属するかを自動判定することによって行う。本例で
は、インスタンス名１１（“Ｕ３”）を自動認識する。

【００３０】また、機能ブロックエッジ４９〜５１は、
ネットの前後の接続先がチップのエッジや機能論理ブロ
ックのインスタンス名を示す情報が不一致の場合、挿入
必要部位が自動認識され、挿入位置が決定され、記憶さ
れる。

【００３１】図８に例示される論理合成後のゲートレベ
ルネットリストは、図６の論理合成対象元のネット情報
から論理合成対象回路情報を削除したネット情報へ、図
７の論理合成対象回路の論理合成結果のゲートレベル回
路ネット情報を、各ゲートの先頭に付けたインスタンス
名をキーに登録先となる階層構造を持った設計データの
格納ファイル名の自動決定と前記記憶情報のブロックエ
ッジ挿入部位情報よりゲートレベルネットリストを自動
生成して得られたものである。但し、今回の例のよう
に、機能論理ブロックＵ１で使用するエッジが全て削除
された場合は、機能論理ブロックＵ１が削除され、ネッ
ト５３〜５４として最上エッジへ接続する。

【００３２】なお、図３の場合と同様に、図８の表示
は、ディスプレイ６４へ可視化して出力する場合を示し
ており、外部記憶装置６３には、テキスト形式のネット
リストとして格納される。また、この図８の更新結果に
対応する特徴情報（前記図５の内容を更新したもの）
も、ネットリストと対応付けられて外部記憶装置６３に
格納される。

【００３３】このように、本実施の形態の論理合成方法
および装置によれば、チップの全エッジピンに定義した
クロックに関するタイミング情報を論理合成対象内の全
フリップフロップに伝搬および記憶させ、論理合成対象
回路を前記チップのエッジピンおよび前記フリップフロ
ップで囲まれる論理として切り出し、切り出された前記
論理の終点と始点のクロック情報の差から最大ディレイ
値および最小ディレイ値の制約条件を算出するので、た
とえば従来のように階層構造の全ての設計データを展開
する場合に比較して、主記憶６２の容量等の使用メモリ
が大幅に少なくて済む。

【００３４】また、論理合成対象回路の切り出しによっ
て回路を分割する際、分割回路の属している機能レベル
およびゲートレベル記述ファイルのファイル数やファイ
ル更新日付、更新回数、および分割回路の入力ピン数等
の特徴情報を記憶し、記憶された特徴情報と現在の分割
回路を構成する機能レベルおよびゲートレベル回路の特
徴情報を比較することで論理変更の有無を判別し、論理
変更の生じた論理合成対象回路のみを選択的に論理合成
し直すので、たとえば従来のように階層構造の全ての設
計データを展開して再論理合成を行う場合等に比較し
て、論理合成の所要時間が大幅に短縮され、論理変更時
の再論理合成処理におけるＴＡＴが著しく短い論理合成
処理を実現できる。これにより、たとえば２００Ｋゲー
トを超えるような大規模な論理回路を極めて短いＴＡＴ
にて処理可能となる。

【００３５】以上本発明者によってなされた発明を実施
の形態に基づき具体的に説明したが、本発明は前記実施
の形態に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。

【００３６】

【発明の効果】本発明の論理合成方法によれば、より少
ない記憶資源にて大規模論理の論理合成処理を行うこと
ができる、という効果が得られる。

【００３７】また、本発明の論理合成方法によれば、大
規模論理の論理合成処理の所要時間を短縮することがで
きる、という効果が得られる。

【００３８】本発明の論理合成装置によれば、より少な
い記憶資源にて大規模論理の論理合成処理を行うことが
できる、という効果が得られる。

【００３９】また、本発明の論理合成装置によれば、大
規模論理の論理合成処理の所要時間を短縮することがで
きる、という効果が得られる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である論理合成方法の作
用の一例を示すフローチャートである。

【図２】本発明の一実施の形態である論理合成方法にお
いて、論理合成対象最上位論理エッジに定義したクロッ
ク相名およびクロック属性を伝搬・記憶する方法の一例
を示す概念図である。

【図３】本発明の一実施の形態である論理合成方法にお
ける論理合成対象最上位論理の一例を示す概念図であ
る。

【図４】本発明の一実施の形態である論理合成方法にお
ける論理合成対象回路切り出し後の回路の一例を示す概
念図である。

【図５】本発明の一実施の形態である論理合成方法にお
ける論理変更部位判定のために記憶する情報の一例を示
す概念図である。

【図６】本発明の一実施の形態である論理合成方法にお
ける論位合成対象回路の切り出し時に削除する、論理合
成対象最上位論理の部位の一例を示す概念図である。

【図７】本発明の一実施の形態である論理合成方法にお
いて切り出した論理合成回路を合成した結果の一例を示
す概念図である。

【図８】本発明の一実施の形態である論理合成方法にお
ける論理合成後のゲートレベルネットリストの出力の一
例を示す概念図である。

【図９】本発明の一実施の形態である論理合成装置の構
成の一例を示す概念図である。

【符号の説明】

１…論理合成対象最上位論理、２〜３…クロック相名、
４〜５…クロック属性、９〜１１…インスタンス名、１
２…クロック属性情報、１３…ＦＦへのクロック相伝搬
結果情報、１４…論理合成対象最上位論理、１５〜１７
…機能論理ブロック、１８…論理合成対象の終点ＦＦ、
１８ａ…ＣＫピン、１８ｂ…入力ピン、１９…論理合成
対象の始点ＦＦ、２０〜２３…論理合成対象の始点の素
子（論理合成対象回路）、２４〜２５…エッジ（論理合
成の始点エッジ）、２６〜２７…クロックエッジ、２８
〜３３…インスタンス名（論理合成対象切り出し回
路）、３４〜３５…クロックエッジ、６０…システムバ
ス、６１…マイクロプロセッサ、６２…主記憶、６３…
外部記憶装置、６４…ディスプレイ、６５…キーボー
ド、６６…ポインティングデバイス、７１…機能論理ブ
ロック情報、７２…切り出し回路情報、１００…論理設
計データ入力処理、２００…タイミング条件伝搬処理、
３００…回路分割処理、４００…論理変更論理部検出・
再合成処理、４００ａ…論理合成処理、５００…ゲート
ネットリスト出力処理。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 機能レベルおよびゲートレベルの階層構
   造で設計された論理データを面積とタイミングを最適化
   したゲートレベルのネットリストへ変換して出力する論
   理合成方法であって、チップの全エッジピンに定義した
   クロックに関するタイミング情報を論理合成対象内の全
   フリップフロップに伝搬させて記憶させるステップと、
   論理合成対象回路を前記チップのエッジピンおよび前記
   フリップフロップで囲まれる論理として切り出すステッ
   プと、切り出された前記論理の終点と始点のクロック情
   報の差から最大ディレイ値および最小ディレイ値の制約
   条件を算出するステップとを含むことを特徴とする論理
   合成方法。
2. 【請求項２】 機能レベルおよびゲートレベルの階層構
   造で設計された論理データを面積とタイミングを最適化
   したゲートレベルのネットリストへ変換して出力する論
   理合成装置であって、チップの全エッジピンに定義した
   クロックに関するタイミング情報を論理合成対象内の全
   フリップフロップに伝搬させて記憶させる手段と、論理
   合成対象回路を前記チップのエッジピンおよびフリップ
   フロップで囲まれる論理として切り出す手段と、前記論
   理の終点と始点のクロック情報の差から最大ディレイ値
   および最小ディレイ値の制約条件を算出する手段とを含
   むことを特徴とする論理合成装置。
3. 【請求項３】 請求項２記載の論理合成装置において、
   前記論理合成対象回路の切り出しによって回路を分割す
   る際、分割回路の属している機能レベルおよびゲートレ
   ベル記述ファイルのファイル数やファイル更新日付、フ
   ァイルシーケンス（更新回数）、および前記分割回路の
   入力ピン数等の特徴情報を記憶する手段と、記憶された
   前記特徴情報と現在の分割回路を構成する機能レベルお
   よびゲートレベル回路の特徴情報を比較し、不一致が有
   った場合に論理変更が有ったと判断する手段とを備え、
   論理変更の生じた前記論理合成対象回路のみを選択的に
   論理合成し直すことを特徴とする論理合成装置。