JPH1173447A - 論理回路の自動合成方式 - Google Patents
論理回路の自動合成方式Info
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- JPH1173447A JPH1173447A JP9247484A JP24748497A JPH1173447A JP H1173447 A JPH1173447 A JP H1173447A JP 9247484 A JP9247484 A JP 9247484A JP 24748497 A JP24748497 A JP 24748497A JP H1173447 A JPH1173447 A JP H1173447A
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ハードウェア記述言語（ＨＤＬ）中の中間信
号が、合成後の論理回路中のどの部分に相当するかを簡
易に分かるようにする。 【解決手段】 コンパイル部４はＨＤＬ１を解析して初
期論理回路に変換し中間信号に対応する境界情報を保持
する境界情報付き内部データベース２を作成し、テクノ
ロジー独立な最適化部５は初期論理回路に対して境界情
報を保持したままテクノロジー独立な最適化を行い、テ
クノロジーマッピング部６は最適化された初期論理回路
に境界情報を保持したまま半導体ライブラリ３中の各フ
ァンクションブロックを割り当てテクノロジーレベルの
論理回路に変換し、タイミング最適化部７はテクノロジ
ーレベルの論理回路を境界情報を保持したまま最適化
し、論理回路出力部８は最適化された論理回路１１を出
力し、対応表出力部９は内部データベース２を参照して
ＨＤＬ１中の中間信号と論理回路との対応を表す対応表
１０を出力する。
号が、合成後の論理回路中のどの部分に相当するかを簡
易に分かるようにする。 【解決手段】 コンパイル部４はＨＤＬ１を解析して初
期論理回路に変換し中間信号に対応する境界情報を保持
する境界情報付き内部データベース２を作成し、テクノ
ロジー独立な最適化部５は初期論理回路に対して境界情
報を保持したままテクノロジー独立な最適化を行い、テ
クノロジーマッピング部６は最適化された初期論理回路
に境界情報を保持したまま半導体ライブラリ３中の各フ
ァンクションブロックを割り当てテクノロジーレベルの
論理回路に変換し、タイミング最適化部７はテクノロジ
ーレベルの論理回路を境界情報を保持したまま最適化
し、論理回路出力部８は最適化された論理回路１１を出
力し、対応表出力部９は内部データベース２を参照して
ＨＤＬ１中の中間信号と論理回路との対応を表す対応表
１０を出力する。
Description
【０００１】
【発明の属する技術分野】本発明は論理回路の自動合成
方式に関し、特にハードウェア記述言語（Ｈａｒｄｗｅ
ａｒ Ｄｅｓｃｒｉｐｔｉｖｅ Ｌａｎｇｕａｇｅ：以
下、ＨＤＬと略記する）から論理回路を自動合成する論
理回路の自動合成方式に関する。
方式に関し、特にハードウェア記述言語（Ｈａｒｄｗｅ
ａｒ Ｄｅｓｃｒｉｐｔｉｖｅ Ｌａｎｇｕａｇｅ：以
下、ＨＤＬと略記する）から論理回路を自動合成する論
理回路の自動合成方式に関する。
【０００２】
【従来の技術】従来の論理回路の自動合成方式として
は、Ｌ．Ｓｔｏｋ他によるブルドーザー：ロジック・シ
ンセシス・フォー・ＡＳＩＣｓ（Ｂｏｏｌｅ Ｄｏｚｅ
ｒ：Ｌｏｇｉｃ Ｓｙｎｔｈｅｓｉｓ ｆｏｒ ＡＳＩ
Ｃｓ）１９９６．７，ＩＢＭ，Ｊ．ＲＥＳ．Ｄｅｖｅｌ
ｏｐｍｅｎｔ，ｐ．４０７〜４３０）（以下、参考文献
１という）に開示されたものがある。図１２は、この従
来の論理回路の自動合成方式の概要を示すブロック図で
ある（本図は、上記文献には記述されていないが、内容
をまとめたものである）。この従来の論理回路の自動合
成方式は、ＨＤＬ１０１と、内部データベース１０２
と、半導体ライブラリ１０３と、コンパイル部１０４
と、テクノロジー独立な最適化部（Ｔｅｃｈｎｏｌｏｇ
ｙ−ｉｎｄｅｐｅｎｄｅｎｔ ｏｐｔｉｍｉｚａｔｉｏ
ｎ）１０５と、テクノロジーマッピング部（Ｔｅｃｈｎ
ｏｌｏｇｙ ｍａｐｐｉｎｇ）１０６と、タイミング最
適化部１０７と、論理回路出力部１０８と、論理回路１
１１とから構成されている。
は、Ｌ．Ｓｔｏｋ他によるブルドーザー：ロジック・シ
ンセシス・フォー・ＡＳＩＣｓ（Ｂｏｏｌｅ Ｄｏｚｅ
ｒ：Ｌｏｇｉｃ Ｓｙｎｔｈｅｓｉｓ ｆｏｒ ＡＳＩ
Ｃｓ）１９９６．７，ＩＢＭ，Ｊ．ＲＥＳ．Ｄｅｖｅｌ
ｏｐｍｅｎｔ，ｐ．４０７〜４３０）（以下、参考文献
１という）に開示されたものがある。図１２は、この従
来の論理回路の自動合成方式の概要を示すブロック図で
ある（本図は、上記文献には記述されていないが、内容
をまとめたものである）。この従来の論理回路の自動合
成方式は、ＨＤＬ１０１と、内部データベース１０２
と、半導体ライブラリ１０３と、コンパイル部１０４
と、テクノロジー独立な最適化部（Ｔｅｃｈｎｏｌｏｇ
ｙ−ｉｎｄｅｐｅｎｄｅｎｔ ｏｐｔｉｍｉｚａｔｉｏ
ｎ）１０５と、テクノロジーマッピング部（Ｔｅｃｈｎ
ｏｌｏｇｙ ｍａｐｐｉｎｇ）１０６と、タイミング最
適化部１０７と、論理回路出力部１０８と、論理回路１
１１とから構成されている。
【０００３】このような従来の論理回路の自動合成方式
では、コンパイル部１０４は、ＨＤＬ１０１を読み込ん
で論理回路に変換し、内部データベース１０２に格納す
る。
では、コンパイル部１０４は、ＨＤＬ１０１を読み込ん
で論理回路に変換し、内部データベース１０２に格納す
る。
【０００４】次に、テクノロジー独立な最適化部１０５
は、内部データベース１０２に格納されている論理回路
に対し、定数伝搬（Ｃｏｎｓｔａｎｔ ｐｒｏｐａｇａ
ｔｉｏｎ），冗長除去（Ｒｅｄｕｎｄａｎｃｙ ｒｅｍ
ｏｖａｌ），グローバルフロー（Ｇｌｏｂａｌ ｆｌｏ
ｗ），トランスダクション（Ｔｒａｎｓｄｕｃｔｉｏ
ｎ），平坦化（Ｆｌａｔｔｅｎｉｎｇ），キューブファ
クタリング（Ｃｕｂｅｆａｃｕｔｏｒｉｎｇ），キュー
ブの拡大／縮小（Ｃｕｂｅ ｅｘｐａｎｄ／ｒｅｄｕｃ
ｅ），カーネル抽出（Ｋｅｒｎｅｌ ｆａｃｔｏｒｉｎ
ｇ）等の論理回路の最適化手法を行う。
は、内部データベース１０２に格納されている論理回路
に対し、定数伝搬（Ｃｏｎｓｔａｎｔ ｐｒｏｐａｇａ
ｔｉｏｎ），冗長除去（Ｒｅｄｕｎｄａｎｃｙ ｒｅｍ
ｏｖａｌ），グローバルフロー（Ｇｌｏｂａｌ ｆｌｏ
ｗ），トランスダクション（Ｔｒａｎｓｄｕｃｔｉｏ
ｎ），平坦化（Ｆｌａｔｔｅｎｉｎｇ），キューブファ
クタリング（Ｃｕｂｅｆａｃｕｔｏｒｉｎｇ），キュー
ブの拡大／縮小（Ｃｕｂｅ ｅｘｐａｎｄ／ｒｅｄｕｃ
ｅ），カーネル抽出（Ｋｅｒｎｅｌ ｆａｃｔｏｒｉｎ
ｇ）等の論理回路の最適化手法を行う。
【０００５】続いて、テクノロジーマッピング部１０６
は、最適化された論理回路を、与えられた半導体ライブ
ラリ１０３中の各ファンクションブロックに割り当て
る。
は、最適化された論理回路を、与えられた半導体ライブ
ラリ１０３中の各ファンクションブロックに割り当て
る。
【０００６】次に、タイミング最適化部１０７は、その
結果を、ファンアウト調整（Ｆａｎ−ｏｕｔ ｃｏｒｒ
ｅｃｔｉｏｎ），ファンイン・リオーダリング（Ｆａｎ
−ｉｎ ｒｅｏｒｄｅｒｉｎｇ），タイミングを考慮し
たデコンポジション（Ｄｅｃｏｎｐｏｓｉｔｉｏｎ），
インバータ変更（Ｉｎｖｅｒｔｅｒ ｍｏｔｉｏｎ）等
の手法を用いて最適化する。
結果を、ファンアウト調整（Ｆａｎ−ｏｕｔ ｃｏｒｒ
ｅｃｔｉｏｎ），ファンイン・リオーダリング（Ｆａｎ
−ｉｎ ｒｅｏｒｄｅｒｉｎｇ），タイミングを考慮し
たデコンポジション（Ｄｅｃｏｎｐｏｓｉｔｉｏｎ），
インバータ変更（Ｉｎｖｅｒｔｅｒ ｍｏｔｉｏｎ）等
の手法を用いて最適化する。
【０００７】最後に、論理回路出力部１０８は、最終的
な結果を論理回路１１１として出力する。
な結果を論理回路１１１として出力する。
【０００８】
【発明が解決しようとする課題】第１の問題点は、従来
の技術において、ＨＤＬとその合成結果である論理回路
との対応が完全には一致しないという点である。その理
由は、各種の最適化により、ＨＤＬの情報が失われてし
まうためである。例えば、参考文献１中のＦｉｇｕｒｅ
１３（ａ）におけるＳという中間信号は、ＨＤＬ上は、
Ｓ＝（Ａ ａｎｄＣ）ｏｒ（Ａ ａｎｄ Ｄ）ｏｒ（Ｂ
ａｎｄ Ｃ）ｏｒ（Ｂ ａｎｄ Ｄ）であったのに、
トランスダクションという最適化の結果、Ｓ’＝Ｃ ｏ
ｒ Ｄに変更されてしまう（Ｆｉｇｕｒｅ１３（ｂ）参
照）。ここで、中間信号とは、ＨＤＬ上で記述された信
号で、回路の入出力やフリップフロップの出力以外の信
号を意味する（以下同様）。
の技術において、ＨＤＬとその合成結果である論理回路
との対応が完全には一致しないという点である。その理
由は、各種の最適化により、ＨＤＬの情報が失われてし
まうためである。例えば、参考文献１中のＦｉｇｕｒｅ
１３（ａ）におけるＳという中間信号は、ＨＤＬ上は、
Ｓ＝（Ａ ａｎｄＣ）ｏｒ（Ａ ａｎｄ Ｄ）ｏｒ（Ｂ
ａｎｄ Ｃ）ｏｒ（Ｂ ａｎｄ Ｄ）であったのに、
トランスダクションという最適化の結果、Ｓ’＝Ｃ ｏ
ｒ Ｄに変更されてしまう（Ｆｉｇｕｒｅ１３（ｂ）参
照）。ここで、中間信号とは、ＨＤＬ上で記述された信
号で、回路の入出力やフリップフロップの出力以外の信
号を意味する（以下同様）。
【０００９】一方、ＨＤＬと論理回路との対応をとるた
めに、トランスダクション等のアルゴリズムを使わない
方法も考えられるが、これでは最適化があまり働かない
ので、最終的に得られる論理回路の性能（面積／遅延）
が悪くなり過ぎるという問題が発生してしまう。
めに、トランスダクション等のアルゴリズムを使わない
方法も考えられるが、これでは最適化があまり働かない
ので、最終的に得られる論理回路の性能（面積／遅延）
が悪くなり過ぎるという問題が発生してしまう。
【００１０】このような問題は、トランスダクション以
外の手法でも同様に発生する。
外の手法でも同様に発生する。
【００１１】本発明の目的は、ＨＤＬ中の中間信号が、
合成後の論理回路中のどこの部分に相当するかが簡易に
分かるようにして、合成後の論理回路の分析，修正，論
理検証等を効率的に行うことが可能となる論理回路の自
動合成方式を提供することにある。
合成後の論理回路中のどこの部分に相当するかが簡易に
分かるようにして、合成後の論理回路の分析，修正，論
理検証等を効率的に行うことが可能となる論理回路の自
動合成方式を提供することにある。
【００１２】また、本発明の他の目的は、ＨＤＬ中の中
間信号であっても、最適化の性能を優先するために、境
界情報を部分的に削除できるようにして、それ以外の中
間信号の境界情報のみを保持して、対応表に出力するこ
とができる論理回路の自動合成方式を提供することにあ
る。
間信号であっても、最適化の性能を優先するために、境
界情報を部分的に削除できるようにして、それ以外の中
間信号の境界情報のみを保持して、対応表に出力するこ
とができる論理回路の自動合成方式を提供することにあ
る。
【００１３】さらに、本発明の他の目的は、コンピュー
タに、ＨＤＬ中の中間信号が、合成した結果の回路中の
どこの部分に相当するかが簡易に分かるようにして、合
成後の回路の分析，修正，論理検証等を効率的に行う処
理を実現させるためのプログラムを記録した記録媒体を
提供することにある。
タに、ＨＤＬ中の中間信号が、合成した結果の回路中の
どこの部分に相当するかが簡易に分かるようにして、合
成後の回路の分析，修正，論理検証等を効率的に行う処
理を実現させるためのプログラムを記録した記録媒体を
提供することにある。
【００１４】
【課題を解決するための手段】本発明の論理回路の自動
合成方式は、ハードウェア記述言語中の中間信号に対応
する部分の境界情報を論理合成途中の論理回路中に常に
保持し、この中間信号と合成した論理回路との対応表を
出力することを特徴とする。また、ハードウェア記述言
語中の中間信号でも、部分的に境界情報を残さないこと
により、より良い最適化を行うようにしてもよい。
合成方式は、ハードウェア記述言語中の中間信号に対応
する部分の境界情報を論理合成途中の論理回路中に常に
保持し、この中間信号と合成した論理回路との対応表を
出力することを特徴とする。また、ハードウェア記述言
語中の中間信号でも、部分的に境界情報を残さないこと
により、より良い最適化を行うようにしてもよい。
【００１５】また、本発明の論理回路の自動合成方式
は、ハードウェア記述言語を解析してＡＮＤ／ＯＲレベ
ルの初期論理回路に変換し前記ハードウェア記述言語中
の中間信号に対応する部分の境界情報を保持させること
により境界情報付き内部データベースを作成するコンパ
イル部と、前記境界情報付き内部データベース中のＡＮ
Ｄ／ＯＲレベルの初期論理回路に対して前記境界情報を
保持したままテクノロジー独立な最適化を行うテクノロ
ジー独立な最適化部と、このテクノロジー独立な最適化
部により最適化されたＡＮＤ／ＯＲレベルの初期論理回
路に前記境界情報を保持したまま半導体ライブラリ中の
各ファンクションブロックを割り当てテクノロジーレベ
ルの論理回路に変換するテクノロジーマッピング部と、
このテクノロジーマッピング部により得られたテクノロ
ジーレベルの論理回路を前記境界情報を保持したまま、
ファンアウト調整，ファンイン・リオーダリング，タイ
ミングを考慮したデコンポジション，インバータ変更等
の手法を用いて最適化するタイミング最適化部と、この
タイミング最適化部により最適化されたテクノロジーレ
ベルの論理回路を出力する論理回路出力部と、前記境界
情報付き内部データベース中のテクノロジーレベルの論
理回路を参照して前記ハードウェア記述言語中の中間信
号と前記論理回路との対応を表す対応表を出力する対応
表出力部とを有することを特徴とする。前記コンパイル
部が、ハードウェア記述言語を解析してＡＮＤ／ＯＲレ
ベルの初期論理回路に変換するトランスレータと、この
トランスレータにより変換されたＡＮＤ／ＯＲレベルの
初期論理回路中の信号名付きノードを探索し、この信号
名付きノードの境界情報を直前のノードに付け換えて該
信号名付きノードを取り除く境界情報生成部とから構成
されていてもよい。
は、ハードウェア記述言語を解析してＡＮＤ／ＯＲレベ
ルの初期論理回路に変換し前記ハードウェア記述言語中
の中間信号に対応する部分の境界情報を保持させること
により境界情報付き内部データベースを作成するコンパ
イル部と、前記境界情報付き内部データベース中のＡＮ
Ｄ／ＯＲレベルの初期論理回路に対して前記境界情報を
保持したままテクノロジー独立な最適化を行うテクノロ
ジー独立な最適化部と、このテクノロジー独立な最適化
部により最適化されたＡＮＤ／ＯＲレベルの初期論理回
路に前記境界情報を保持したまま半導体ライブラリ中の
各ファンクションブロックを割り当てテクノロジーレベ
ルの論理回路に変換するテクノロジーマッピング部と、
このテクノロジーマッピング部により得られたテクノロ
ジーレベルの論理回路を前記境界情報を保持したまま、
ファンアウト調整，ファンイン・リオーダリング，タイ
ミングを考慮したデコンポジション，インバータ変更等
の手法を用いて最適化するタイミング最適化部と、この
タイミング最適化部により最適化されたテクノロジーレ
ベルの論理回路を出力する論理回路出力部と、前記境界
情報付き内部データベース中のテクノロジーレベルの論
理回路を参照して前記ハードウェア記述言語中の中間信
号と前記論理回路との対応を表す対応表を出力する対応
表出力部とを有することを特徴とする。前記コンパイル
部が、ハードウェア記述言語を解析してＡＮＤ／ＯＲレ
ベルの初期論理回路に変換するトランスレータと、この
トランスレータにより変換されたＡＮＤ／ＯＲレベルの
初期論理回路中の信号名付きノードを探索し、この信号
名付きノードの境界情報を直前のノードに付け換えて該
信号名付きノードを取り除く境界情報生成部とから構成
されていてもよい。
【００１６】さらに、本発明の論理回路の自動合成方式
は、ハードウェア記述言語を解析してＡＮＤ／ＯＲレベ
ルの初期論理回路に変換し前記ハードウェア記述言語中
の中間信号に対応する部分の境界情報を保持させること
により境界情報付き内部データベースを作成するコンパ
イル部と、前記境界情報付き内部データベース中の境界
情報の部分的な削除を行う定数伝搬部と、前記境界情報
付き内部データベースから参照回数がＮ（正整数）以下
の境界情報を削除する参照回数チェック部と前記境界情
報付き内部データベース中のＡＮＤ／ＯＲレベルの初期
論理回路に対して前記境界情報を保持したままテクノロ
ジー独立な最適化を行うテクノロジー独立な最適化部
と、このテクノロジー独立な最適化部により最適化され
たＡＮＤ／ＯＲレベルの初期論理回路に前記境界情報を
保持したまま半導体ライブラリ中の各ファンクションブ
ロックを割り当てテクノロジーレベルの論理回路に変換
するテクノロジーマッピング部と、このテクノロジーマ
ッピング部により得られたテクノロジーレベルの論理回
路を前記境界情報を保持したまま、ファンアウト調整，
ファンイン・リオーダリング，タイミングを考慮したデ
コンポジション，インバータ変更等の手法を用いて最適
化するタイミング最適化部と、このタイミング最適化部
により最適化されたテクノロジーレベルの論理回路を出
力する論理回路出力部と、前記境界情報付き内部データ
ベース中のテクノロジーレベルの論理回路を参照して前
記ハードウェア記述言語中の中間信号と前記論理回路と
の対応を表す対応表を出力する対応表出力部とを有す
る。前記コンパイル部が、ハードウェア記述言語を解析
してＡＮＤ／ＯＲレベルの初期論理回路に変換するトラ
ンスレータと、このトランスレータにより変換されたＡ
ＮＤ／ＯＲレベルの初期論理回路中の信号名付きノード
を探索し、この信号名付きノードの境界情報を直前のノ
ードに付け換えて該信号名付きノードを取り除く境界情
報生成部とから構成されていてもよい。
は、ハードウェア記述言語を解析してＡＮＤ／ＯＲレベ
ルの初期論理回路に変換し前記ハードウェア記述言語中
の中間信号に対応する部分の境界情報を保持させること
により境界情報付き内部データベースを作成するコンパ
イル部と、前記境界情報付き内部データベース中の境界
情報の部分的な削除を行う定数伝搬部と、前記境界情報
付き内部データベースから参照回数がＮ（正整数）以下
の境界情報を削除する参照回数チェック部と前記境界情
報付き内部データベース中のＡＮＤ／ＯＲレベルの初期
論理回路に対して前記境界情報を保持したままテクノロ
ジー独立な最適化を行うテクノロジー独立な最適化部
と、このテクノロジー独立な最適化部により最適化され
たＡＮＤ／ＯＲレベルの初期論理回路に前記境界情報を
保持したまま半導体ライブラリ中の各ファンクションブ
ロックを割り当てテクノロジーレベルの論理回路に変換
するテクノロジーマッピング部と、このテクノロジーマ
ッピング部により得られたテクノロジーレベルの論理回
路を前記境界情報を保持したまま、ファンアウト調整，
ファンイン・リオーダリング，タイミングを考慮したデ
コンポジション，インバータ変更等の手法を用いて最適
化するタイミング最適化部と、このタイミング最適化部
により最適化されたテクノロジーレベルの論理回路を出
力する論理回路出力部と、前記境界情報付き内部データ
ベース中のテクノロジーレベルの論理回路を参照して前
記ハードウェア記述言語中の中間信号と前記論理回路と
の対応を表す対応表を出力する対応表出力部とを有す
る。前記コンパイル部が、ハードウェア記述言語を解析
してＡＮＤ／ＯＲレベルの初期論理回路に変換するトラ
ンスレータと、このトランスレータにより変換されたＡ
ＮＤ／ＯＲレベルの初期論理回路中の信号名付きノード
を探索し、この信号名付きノードの境界情報を直前のノ
ードに付け換えて該信号名付きノードを取り除く境界情
報生成部とから構成されていてもよい。
【００１７】一方、本発明の記録媒体は、コンピュータ
を、ハードウェア記述言語を解析してＡＮＤ／ＯＲレベ
ルの初期論理回路に変換し前記ハードウェア記述言語中
の中間信号に対応する部分の境界情報を保持させること
により境界情報付き内部データベースを作成するコンパ
イル手段，前記境界情報付き内部データベース中のＡＮ
Ｄ／ＯＲレベルの初期論理回路に対して前記境界情報を
保持したままテクノロジー独立な最適化を行うテクノロ
ジー独立な最適化手段，このテクノロジー独立な最適化
手段により最適化されたＡＮＤ／ＯＲレベルの初期論理
回路に前記境界情報を保持したまま半導体ライブラリ中
の各ファンクションブロックを割り当てテクノロジーレ
ベルの論理回路に変換するテクノロジーマッピング手
段，このテクノロジーマッピング部により得られたテク
ノロジーレベルの論理回路を前記境界情報を保持したま
ま、ファンアウト調整，ファンイン・リオーダリング，
タイミングを考慮したデコンポジション，インバータ変
更等の手法を用いて最適化するタイミング最適化手段，
このタイミング最適化手段により最適化されたテクノロ
ジーレベルの論理回路を出力する論理回路出力手段，前
記境界情報付き内部データベース中のテクノロジーレベ
ルの論理回路を参照して前記ハードウェア記述言語中の
中間信号と前記論理回路との対応を表す対応表を出力す
る対応表出力手段として機能させるためのプログラムを
記録する。前記コンパイル手段が、ハードウェア記述言
語を解析してＡＮＤ／ＯＲレベルの初期論理回路に変換
するトランスレート手段と、このトランスレート手段に
より変換されたＡＮＤ／ＯＲレベルの初期論理回路中の
信号名付きノードを探索し、この信号名付きノードの境
界情報を直前のノードに付け換えて該信号名付きノード
を取り除く境界情報生成手段とから構成されていてもよ
い。
を、ハードウェア記述言語を解析してＡＮＤ／ＯＲレベ
ルの初期論理回路に変換し前記ハードウェア記述言語中
の中間信号に対応する部分の境界情報を保持させること
により境界情報付き内部データベースを作成するコンパ
イル手段，前記境界情報付き内部データベース中のＡＮ
Ｄ／ＯＲレベルの初期論理回路に対して前記境界情報を
保持したままテクノロジー独立な最適化を行うテクノロ
ジー独立な最適化手段，このテクノロジー独立な最適化
手段により最適化されたＡＮＤ／ＯＲレベルの初期論理
回路に前記境界情報を保持したまま半導体ライブラリ中
の各ファンクションブロックを割り当てテクノロジーレ
ベルの論理回路に変換するテクノロジーマッピング手
段，このテクノロジーマッピング部により得られたテク
ノロジーレベルの論理回路を前記境界情報を保持したま
ま、ファンアウト調整，ファンイン・リオーダリング，
タイミングを考慮したデコンポジション，インバータ変
更等の手法を用いて最適化するタイミング最適化手段，
このタイミング最適化手段により最適化されたテクノロ
ジーレベルの論理回路を出力する論理回路出力手段，前
記境界情報付き内部データベース中のテクノロジーレベ
ルの論理回路を参照して前記ハードウェア記述言語中の
中間信号と前記論理回路との対応を表す対応表を出力す
る対応表出力手段として機能させるためのプログラムを
記録する。前記コンパイル手段が、ハードウェア記述言
語を解析してＡＮＤ／ＯＲレベルの初期論理回路に変換
するトランスレート手段と、このトランスレート手段に
より変換されたＡＮＤ／ＯＲレベルの初期論理回路中の
信号名付きノードを探索し、この信号名付きノードの境
界情報を直前のノードに付け換えて該信号名付きノード
を取り除く境界情報生成手段とから構成されていてもよ
い。
【００１８】また、本発明の記録媒体は、コンピュータ
を、ハードウェア記述言語を解析してＡＮＤ／ＯＲレベ
ルの初期論理回路に変換し前記ハードウェア記述言語中
の中間信号に対応する部分の境界情報を保持させること
により境界情報付き内部データベースを作成するコンパ
イル手段，前記境界情報付き内部データベース中の境界
情報の部分的な削除を行う定数伝搬手段，前記境界情報
付き内部データベースから参照回数がＮ（正整数）以下
の境界情報を削除する参照回数チェック手段，前記境界
情報付き内部データベース中のＡＮＤ／ＯＲレベルの初
期論理回路に対して前記境界情報を保持したままテクノ
ロジー独立な最適化を行うテクノロジー独立な最適化手
段，このテクノロジー独立な最適化手段により最適化さ
れたＡＮＤ／ＯＲレベルの初期論理回路に前記境界情報
を保持したまま半導体ライブラリ中の各ファンクション
ブロックを割り当てテクノロジーレベルの論理回路に変
換するテクノロジーマッピング手段，このテクノロジー
マッピング手段により得られたテクノロジーレベルの論
理回路を前記境界情報を保持したまま、ファンアウト調
整，ファンイン・リオーダリング，タイミングを考慮し
たデコンポジション，インバータ変更等の手法を用いて
最適化するタイミング最適化手段，このタイミング最適
化手段により最適化されたテクノロジーレベルの論理回
路を出力する論理回路出力手段，および前記境界情報付
き内部データベース中のテクノロジーレベルの論理回路
を参照して前記ハードウェア記述言語中の中間信号と前
記論理回路との対応を表す対応表を出力する対応表出力
手段として機能させるためのプログラムを記録する。前
記コンパイル手段が、ハードウェア記述言語を解析して
ＡＮＤ／ＯＲレベルの初期論理回路に変換するトランス
レート手段と、このトランスレート手段により変換され
たＡＮＤ／ＯＲレベルの初期論理回路中の信号名付きノ
ードを探索し、この信号名付きノードの境界情報を直前
のノードに付け換えて該信号名付きノードを取り除く境
界情報生成手段とから構成されていてもよい。
を、ハードウェア記述言語を解析してＡＮＤ／ＯＲレベ
ルの初期論理回路に変換し前記ハードウェア記述言語中
の中間信号に対応する部分の境界情報を保持させること
により境界情報付き内部データベースを作成するコンパ
イル手段，前記境界情報付き内部データベース中の境界
情報の部分的な削除を行う定数伝搬手段，前記境界情報
付き内部データベースから参照回数がＮ（正整数）以下
の境界情報を削除する参照回数チェック手段，前記境界
情報付き内部データベース中のＡＮＤ／ＯＲレベルの初
期論理回路に対して前記境界情報を保持したままテクノ
ロジー独立な最適化を行うテクノロジー独立な最適化手
段，このテクノロジー独立な最適化手段により最適化さ
れたＡＮＤ／ＯＲレベルの初期論理回路に前記境界情報
を保持したまま半導体ライブラリ中の各ファンクション
ブロックを割り当てテクノロジーレベルの論理回路に変
換するテクノロジーマッピング手段，このテクノロジー
マッピング手段により得られたテクノロジーレベルの論
理回路を前記境界情報を保持したまま、ファンアウト調
整，ファンイン・リオーダリング，タイミングを考慮し
たデコンポジション，インバータ変更等の手法を用いて
最適化するタイミング最適化手段，このタイミング最適
化手段により最適化されたテクノロジーレベルの論理回
路を出力する論理回路出力手段，および前記境界情報付
き内部データベース中のテクノロジーレベルの論理回路
を参照して前記ハードウェア記述言語中の中間信号と前
記論理回路との対応を表す対応表を出力する対応表出力
手段として機能させるためのプログラムを記録する。前
記コンパイル手段が、ハードウェア記述言語を解析して
ＡＮＤ／ＯＲレベルの初期論理回路に変換するトランス
レート手段と、このトランスレート手段により変換され
たＡＮＤ／ＯＲレベルの初期論理回路中の信号名付きノ
ードを探索し、この信号名付きノードの境界情報を直前
のノードに付け換えて該信号名付きノードを取り除く境
界情報生成手段とから構成されていてもよい。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２０】図１は、本発明の第１の実施の形態に係る
論理回路の自動合成方式の構成を示すブロック図であ
る。本実施の形態に係る論理回路の自動合成方式は、Ｈ
ＤＬ１と、境界情報付き内部データベース２と、半導体
ライブラリ３と、ＨＤＬ１を入力し中間信号の境界情報
付き内部データベース２を作成するコンパイル部４と、
境界情報を境界情報付き内部データベース２に保持した
まま論理回路の変換を行うテクノロジー独立な最適化部
５と、テクノロジー独立な最適化部５により最適化され
た論理回路に境界情報を保持したまま半導体ライブラリ
３中の各ファンクションブロックへの割り当てを行うテ
クノロジーマッピング部６と、テクノロジーマッピング
部６の結果を境界情報を保持したままファンアウト調
整，ファンイン・リオーダリング，タイミングを考慮し
たデコンポジション，インバータ変更等の手法を用いて
最適化するタイミング最適化部７と、タイミング最適化
部７により最適化された論理回路を論理回路１１として
出力する論理回路出力部８と、境界情報付き内部データ
ベース２および半導体ライブラリ３を参照してＨＤＬ１
中の中間信号と論理回路１１との対応を表す対応表１０
を出力する対応表出力部９と、対応表１０と、論理回路
１１とから構成されている。
論理回路の自動合成方式の構成を示すブロック図であ
る。本実施の形態に係る論理回路の自動合成方式は、Ｈ
ＤＬ１と、境界情報付き内部データベース２と、半導体
ライブラリ３と、ＨＤＬ１を入力し中間信号の境界情報
付き内部データベース２を作成するコンパイル部４と、
境界情報を境界情報付き内部データベース２に保持した
まま論理回路の変換を行うテクノロジー独立な最適化部
５と、テクノロジー独立な最適化部５により最適化され
た論理回路に境界情報を保持したまま半導体ライブラリ
３中の各ファンクションブロックへの割り当てを行うテ
クノロジーマッピング部６と、テクノロジーマッピング
部６の結果を境界情報を保持したままファンアウト調
整，ファンイン・リオーダリング，タイミングを考慮し
たデコンポジション，インバータ変更等の手法を用いて
最適化するタイミング最適化部７と、タイミング最適化
部７により最適化された論理回路を論理回路１１として
出力する論理回路出力部８と、境界情報付き内部データ
ベース２および半導体ライブラリ３を参照してＨＤＬ１
中の中間信号と論理回路１１との対応を表す対応表１０
を出力する対応表出力部９と、対応表１０と、論理回路
１１とから構成されている。
【００２１】図２を参照すると、コンパイル部４は、ト
ランスレータ４１と、境界情報生成部４２とから構成さ
れている。
ランスレータ４１と、境界情報生成部４２とから構成さ
れている。
【００２２】トランスレータ４１は、境界情報のない内
部データベースを作成する。トランスレータ４１は、米
国特許第４，７０３，４３５号（以下、参考文献２とい
う）のＳｉｍｐｌｅ Ｔｒａｎｓｌａｔｉｏｎに相当
し、該参考文献２中にも記述されているように、ＨＤＬ
１を読み込み、内部データベースに初期論理回路を生成
するものである。つまり、ＨＤＬ１は、トランスレータ
４１により、ＡＮＤ／ＯＲレベルの初期論理回路に変換
される。このＡＮＤ／ＯＲレベルの初期論理回路は、従
来から良く知られた手法により、単にＨＤＬ１と論理的
に等価なＡＮＤ／ＯＲのノード群に変換しただけのもの
である。
部データベースを作成する。トランスレータ４１は、米
国特許第４，７０３，４３５号（以下、参考文献２とい
う）のＳｉｍｐｌｅ Ｔｒａｎｓｌａｔｉｏｎに相当
し、該参考文献２中にも記述されているように、ＨＤＬ
１を読み込み、内部データベースに初期論理回路を生成
するものである。つまり、ＨＤＬ１は、トランスレータ
４１により、ＡＮＤ／ＯＲレベルの初期論理回路に変換
される。このＡＮＤ／ＯＲレベルの初期論理回路は、従
来から良く知られた手法により、単にＨＤＬ１と論理的
に等価なＡＮＤ／ＯＲのノード群に変換しただけのもの
である。
【００２３】境界情報生成部４２は、トランスレータ４
１の出力する内部データベースを参照し、ＡＮＤ／ＯＲ
レベルの初期論理回路中から信号名付きノードを探し、
境界情報付き内部データベース２を作成する。
１の出力する内部データベースを参照し、ＡＮＤ／ＯＲ
レベルの初期論理回路中から信号名付きノードを探し、
境界情報付き内部データベース２を作成する。
【００２４】図３を参照すると、境界情報生成部４２の
処理は、信号名付きノード入力ステップＳ１と、終了判
定ステップＳ２と、ｎｏｄｅ設定ステップＳ３と、ｆａ
ｎｉｎ設定ステップＳ４と、境界情報設定ステップＳ５
と、接続つなぎ変えステップＳ６とからなる。
処理は、信号名付きノード入力ステップＳ１と、終了判
定ステップＳ２と、ｎｏｄｅ設定ステップＳ３と、ｆａ
ｎｉｎ設定ステップＳ４と、境界情報設定ステップＳ５
と、接続つなぎ変えステップＳ６とからなる。
【００２５】なお、境界情報は、信号名ｃｈａｒ＊と、
極性ｉｎｔ（ＰＯＳがＨＤＬ１と同極性、ＮＥＧが否定
極性）とから構成される。
極性ｉｎｔ（ＰＯＳがＨＤＬ１と同極性、ＮＥＧが否定
極性）とから構成される。
【００２６】対応表出力部９は、論理回路中のゲートを
１つずつ調べ、そこに境界情報が付いていれば、その中
間信号を見て論理回路中に同じ中間信号のものがないか
どうかを探し、あればその情報も一緒に出力する。出力
するときは、中間信号名と、境界情報付き内部データベ
ース２中のゲートのインスタンス名と、このゲートの出
力ピンの名前を半導体ライブラリ３から探してきて、そ
のピン名および極性（１のときはＰＯＳ、−１のときは
ＮＥＧ）とを出力する。
１つずつ調べ、そこに境界情報が付いていれば、その中
間信号を見て論理回路中に同じ中間信号のものがないか
どうかを探し、あればその情報も一緒に出力する。出力
するときは、中間信号名と、境界情報付き内部データベ
ース２中のゲートのインスタンス名と、このゲートの出
力ピンの名前を半導体ライブラリ３から探してきて、そ
のピン名および極性（１のときはＰＯＳ、−１のときは
ＮＥＧ）とを出力する。
【００２７】次に、このように構成された第１の実施の
形態に係る論理回路の自動合成方式の動作について説明
する。
形態に係る論理回路の自動合成方式の動作について説明
する。
【００２８】まず、コンパイル部４は、ＨＤＬ１を読み
込み、ＨＤＬ１中の中間信号についての境界情報付き内
部データベース２を作成する。例えば、図４中に示すよ
うな、Ａ＝（Ｉ１＋Ｉ２）＊Ｉ３，Ｂ＝Ａ＋Ｉ４，Ｃ＝
Ａ＋Ｉ５等の中間信号を含むＨＤＬ１の中間信号Ａ，Ｂ
およびＣは、回路の入力端子，出力端子やフリップフロ
ップ等の順序回路素子ではなく、内部で他の論理式中に
参照されるだけの中間信号であり、これらは、従来の論
理回路の自動合成方式では、合成した論理回路１１中で
はどの部分かは判らないものである。
込み、ＨＤＬ１中の中間信号についての境界情報付き内
部データベース２を作成する。例えば、図４中に示すよ
うな、Ａ＝（Ｉ１＋Ｉ２）＊Ｉ３，Ｂ＝Ａ＋Ｉ４，Ｃ＝
Ａ＋Ｉ５等の中間信号を含むＨＤＬ１の中間信号Ａ，Ｂ
およびＣは、回路の入力端子，出力端子やフリップフロ
ップ等の順序回路素子ではなく、内部で他の論理式中に
参照されるだけの中間信号であり、これらは、従来の論
理回路の自動合成方式では、合成した論理回路１１中で
はどの部分かは判らないものである。
【００２９】詳しくは、トランスレータ４１は、例え
ば、図４中の中間信号Ａ，ＢおよびＣ等を含むＨＤＬ１
に対しては、ＡＮＤ／ＯＲの論理をそのままに、図５に
示すような初期論理回路を生成する。図５を見てもわか
る通り、トランスレータ４１により、ＨＤＬ１の構造が
そのまま初期論理回路として生成されている。また、Ｈ
ＤＬ１中の中間信号Ａ，ＢおよびＣも、信号名付きノー
ド２８ａ，２８ｂおよび２８ｃとして存在している。こ
れら信号名付きノード２８ａ，２８ｂおよび２８ｃは、
論理的には意味を持たず、その部分はＨＤＬ１中のどの
中間信号かを示しているだけである。
ば、図４中の中間信号Ａ，ＢおよびＣ等を含むＨＤＬ１
に対しては、ＡＮＤ／ＯＲの論理をそのままに、図５に
示すような初期論理回路を生成する。図５を見てもわか
る通り、トランスレータ４１により、ＨＤＬ１の構造が
そのまま初期論理回路として生成されている。また、Ｈ
ＤＬ１中の中間信号Ａ，ＢおよびＣも、信号名付きノー
ド２８ａ，２８ｂおよび２８ｃとして存在している。こ
れら信号名付きノード２８ａ，２８ｂおよび２８ｃは、
論理的には意味を持たず、その部分はＨＤＬ１中のどの
中間信号かを示しているだけである。
【００３０】次に、境界情報生成部４２は、まず、ＡＮ
Ｄ／ＯＲレベルの初期論理回路中から信号名付きノード
２８ａを入力し（ステップＳ１）、ｎｏｄｅに信号名付
きノード２８ａを設定する（ステップＳ３）。次に、境
界情報生成部４２は、ｆａｎｉｎにその直前の論理を表
すノード２９を設定する（ステップＳ４）。続いて、境
界情報生成部４２は、ｆａｎｉｎに設定されたノード２
９に境界情報として中間信号名＝ｎｏｄｅの信号名Ａ、
極性＝ＰＯＳを設定する（ステップＳ５）。次に、境界
情報生成部４２は、ｎｏｄｅに設定された信号名付きノ
ード２８ａを消し、信号名付きノード２８ａの出力につ
ながっていたノード３１ａおよび３１ｂをｆａｎｉｎに
設定されたノード２９につなぎ変える（ステップＳ
６）。この後、境界情報生成部４２は、ステップＳ１に
制御を戻し、ステップＳ１ないしＳ６を、ＡＮＤ／ＯＲ
レベルの初期論理回路中に信号名付きノードがなくなる
まで（ステップＳ２でイエス）、繰り返す。この結果、
図４中の境界情報付き内部データベース２が得られる。
Ｄ／ＯＲレベルの初期論理回路中から信号名付きノード
２８ａを入力し（ステップＳ１）、ｎｏｄｅに信号名付
きノード２８ａを設定する（ステップＳ３）。次に、境
界情報生成部４２は、ｆａｎｉｎにその直前の論理を表
すノード２９を設定する（ステップＳ４）。続いて、境
界情報生成部４２は、ｆａｎｉｎに設定されたノード２
９に境界情報として中間信号名＝ｎｏｄｅの信号名Ａ、
極性＝ＰＯＳを設定する（ステップＳ５）。次に、境界
情報生成部４２は、ｎｏｄｅに設定された信号名付きノ
ード２８ａを消し、信号名付きノード２８ａの出力につ
ながっていたノード３１ａおよび３１ｂをｆａｎｉｎに
設定されたノード２９につなぎ変える（ステップＳ
６）。この後、境界情報生成部４２は、ステップＳ１に
制御を戻し、ステップＳ１ないしＳ６を、ＡＮＤ／ＯＲ
レベルの初期論理回路中に信号名付きノードがなくなる
まで（ステップＳ２でイエス）、繰り返す。この結果、
図４中の境界情報付き内部データベース２が得られる。
【００３１】次に、テクノロジー独立な最適化部５は、
境界情報付き内部データベース２中のＡＮＤ／ＯＲレベ
ルの初期論理回路に対して、定数伝搬，冗長除去，グロ
ーバルフロー，トランスダクション，平坦化，キューブ
ファクタリング，キューブの拡大／縮小，カーネル抽出
等の最適化を、境界情報を保持しながら行う。
境界情報付き内部データベース２中のＡＮＤ／ＯＲレベ
ルの初期論理回路に対して、定数伝搬，冗長除去，グロ
ーバルフロー，トランスダクション，平坦化，キューブ
ファクタリング，キューブの拡大／縮小，カーネル抽出
等の最適化を、境界情報を保持しながら行う。
【００３２】続いて、テクノロジーマッピング部６は、
境界情報付き内部データベース２中のＡＮＤ／ＯＲレベ
ルの初期論理回路に対して、境界情報を保持したまま、
テクノロジーの半導体ライブラリ３中のファンクション
ブロックへの割り当てを行う。この結果、境界情報付き
内部データベース２中のＡＮＤ／ＯＲレベルの初期論理
回路は、テクノロジーレベルの論理回路に変換される。
境界情報付き内部データベース２中のＡＮＤ／ＯＲレベ
ルの初期論理回路に対して、境界情報を保持したまま、
テクノロジーの半導体ライブラリ３中のファンクション
ブロックへの割り当てを行う。この結果、境界情報付き
内部データベース２中のＡＮＤ／ＯＲレベルの初期論理
回路は、テクノロジーレベルの論理回路に変換される。
【００３３】次に、タイミング最適化部７は、境界情報
付き内部データベース２中のテクノロジーレベルの論理
回路に対して、境界情報を保持したまま、ファンアウト
調整，ファンイン・リオーダリング，タイミングを考慮
したデコンポジション，マッピング，インバータ変更等
の遅延最適化を行う。例えば、図４中に示すファンクシ
ョンブロックＦＢ６およびＦＢ７は、中間信号Ｂのファ
ンアウト調整の結果生成されたインバータおよびバッフ
ァである。ただし、境界情報は、ファンクションブロッ
クＦＢ３に付いている。また、中間信号Ｃに対しては、
回路を二重化して高速化を行っており、中間信号Ｃに対
応するものとしては、ファンクションブロックＦＢ４の
出力極性がＮＥＧ，ファンクションブロックＦＢ５の出
力極性がＰＯＳとなる。
付き内部データベース２中のテクノロジーレベルの論理
回路に対して、境界情報を保持したまま、ファンアウト
調整，ファンイン・リオーダリング，タイミングを考慮
したデコンポジション，マッピング，インバータ変更等
の遅延最適化を行う。例えば、図４中に示すファンクシ
ョンブロックＦＢ６およびＦＢ７は、中間信号Ｂのファ
ンアウト調整の結果生成されたインバータおよびバッフ
ァである。ただし、境界情報は、ファンクションブロッ
クＦＢ３に付いている。また、中間信号Ｃに対しては、
回路を二重化して高速化を行っており、中間信号Ｃに対
応するものとしては、ファンクションブロックＦＢ４の
出力極性がＮＥＧ，ファンクションブロックＦＢ５の出
力極性がＰＯＳとなる。
【００３４】続いて、論理回路出力部８は、境界情報付
き内部データベース２中の最適化された論理回路を論理
回路１１として出力する。
き内部データベース２中の最適化された論理回路を論理
回路１１として出力する。
【００３５】最後に、対応表出力部９は、境界情報付き
内部データベース２中の境界情報を論理回路１１との対
応が分かる形で、対応表１０として出力する。図４の例
では、中間信号ＡはファンクションブロックＦＢ１の出
力ピンＯ１の極性ＰＯＳ、中間信号Ｂはファンクション
ブロックＦＢ３の出力ピンＯ１の極性ＮＥＧ、中間信号
ＣはファンクションブロックＦＢ４の出力ピンＯ１の極
性ＮＥＧおよびファンクションブロックＦＢ５の出力ピ
ンＯ１の極性ＰＯＳになっていることを示している。
内部データベース２中の境界情報を論理回路１１との対
応が分かる形で、対応表１０として出力する。図４の例
では、中間信号ＡはファンクションブロックＦＢ１の出
力ピンＯ１の極性ＰＯＳ、中間信号Ｂはファンクション
ブロックＦＢ３の出力ピンＯ１の極性ＮＥＧ、中間信号
ＣはファンクションブロックＦＢ４の出力ピンＯ１の極
性ＮＥＧおよびファンクションブロックＦＢ５の出力ピ
ンＯ１の極性ＰＯＳになっていることを示している。
【００３６】このように、第１の実施の形態に係る論理
回路の自動合成方式では、コンパイル部４が設定したＨ
ＤＬ１中の中間信号の境界情報を全ての回路変換が保持
し、その結果を対応表１０として出力するので、この対
応表１０を見ることにより、ＨＤＬ１中の中間信号が、
合成した論理回路１１中のどの部分に対応するかが容易
に判定できる。
回路の自動合成方式では、コンパイル部４が設定したＨ
ＤＬ１中の中間信号の境界情報を全ての回路変換が保持
し、その結果を対応表１０として出力するので、この対
応表１０を見ることにより、ＨＤＬ１中の中間信号が、
合成した論理回路１１中のどの部分に対応するかが容易
に判定できる。
【００３７】図６は、第１の実施の形態に係る論理回路
の自動合成方式における入出力の他の例を表した入出力
関係図である。図６中に示すような中間信号Ａ，Ｂ，Ｕ
およびＶ等を含むＨＤＬ１の場合には、図６中に示すよ
うな論理回路１１が合成され、図６中に示すような対応
表１０が出力される。
の自動合成方式における入出力の他の例を表した入出力
関係図である。図６中に示すような中間信号Ａ，Ｂ，Ｕ
およびＶ等を含むＨＤＬ１の場合には、図６中に示すよ
うな論理回路１１が合成され、図６中に示すような対応
表１０が出力される。
【００３８】次に、本発明の第２の実施の形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００３９】図７は、本発明の第２の実施の形態に係る
論理回路の自動合成方式の構成を示すブロック図であ
る。第２の実施の形態に係る論理回路の自動合成方式
は、第１の実施の形態に係る論理回路の自動合成方式に
対して、コンパイル部４とテクノロジー独立な最適化部
５との間に境界部分削除部１２を設けたものである。境
界部分削除部１２は、境界情報の部分的な削除を行う定
数伝搬部１３と、参照回数Ｎ以下の境界情報を削除する
参照回数チェック部１４とから構成されている。なお、
参照回数チェック部１４で使用される数値Ｎについは、
ユーザがパラメータとして指定するものとする。
論理回路の自動合成方式の構成を示すブロック図であ
る。第２の実施の形態に係る論理回路の自動合成方式
は、第１の実施の形態に係る論理回路の自動合成方式に
対して、コンパイル部４とテクノロジー独立な最適化部
５との間に境界部分削除部１２を設けたものである。境
界部分削除部１２は、境界情報の部分的な削除を行う定
数伝搬部１３と、参照回数Ｎ以下の境界情報を削除する
参照回数チェック部１４とから構成されている。なお、
参照回数チェック部１４で使用される数値Ｎについは、
ユーザがパラメータとして指定するものとする。
【００４０】まず、定数伝搬部１３は、論理回路の定数
に関する最適化を行う。具体的には、図８に例示するよ
うな最適化を行う。図８において、ＡＮＤで入力に０が
あるもの、そしてＯＲで入力に１があるものは、そのゲ
ートがなくなり、定数（０，１）になってしまっても、
論理的には正しいことを意味している。この定数伝搬に
より、境界情報のもつゲートが削除される場合もある。
このとき、このゲートのみ境界情報がなくなるが、他の
部分には影響しない。この処理により、無駄なゲートが
削除されるので、最終的な論理回路の面積も減少する
（つまり、良い最適化となる）。
に関する最適化を行う。具体的には、図８に例示するよ
うな最適化を行う。図８において、ＡＮＤで入力に０が
あるもの、そしてＯＲで入力に１があるものは、そのゲ
ートがなくなり、定数（０，１）になってしまっても、
論理的には正しいことを意味している。この定数伝搬に
より、境界情報のもつゲートが削除される場合もある。
このとき、このゲートのみ境界情報がなくなるが、他の
部分には影響しない。この処理により、無駄なゲートが
削除されるので、最終的な論理回路の面積も減少する
（つまり、良い最適化となる）。
【００４１】次に、参照回数チェック部１４は、ユーザ
から与えられたパラメータＮを基準値とし、境界情報を
もっているノードの参照がＮ以下の場合、そのノードを
境界ノードではなくす処理（境界情報を削除する）を行
う。具体的には、境界情報付き内部データベース２中の
全ての境界情報をもったノードについて、ｎｏｄｅを現
在処理対象となっている境界情報をもったノードにし、
ｎｏｄｅの出力値に直接つながっているノードの数をｆ
ａｎｏｕｔとし、もしｆａｎｏｕｔ＜＝Ｎであれば、ｎ
ｏｄｅの境界情報を削除する処理を繰り返す。図９の例
の場合、ノードＡが境界情報付きノードの場合、そのｆ
ａｎｏｕｔは４であるので、もしＮが４の場合には、ノ
ードＡの境界情報は消去される。
から与えられたパラメータＮを基準値とし、境界情報を
もっているノードの参照がＮ以下の場合、そのノードを
境界ノードではなくす処理（境界情報を削除する）を行
う。具体的には、境界情報付き内部データベース２中の
全ての境界情報をもったノードについて、ｎｏｄｅを現
在処理対象となっている境界情報をもったノードにし、
ｎｏｄｅの出力値に直接つながっているノードの数をｆ
ａｎｏｕｔとし、もしｆａｎｏｕｔ＜＝Ｎであれば、ｎ
ｏｄｅの境界情報を削除する処理を繰り返す。図９の例
の場合、ノードＡが境界情報付きノードの場合、そのｆ
ａｎｏｕｔは４であるので、もしＮが４の場合には、ノ
ードＡの境界情報は消去される。
【００４２】例えば、図１０のＮ＝１の場合の論理回路
１１および対応表１０のように、ＨＤＬ１中の参照が１
の中間信号ＡおよびＵを保存しないことにより、図６に
示した第１の実施の形態に係る論理回路の自動合成方式
による場合に比べて、面積のより少ない論理回路１１が
得られるという利点がある。
１１および対応表１０のように、ＨＤＬ１中の参照が１
の中間信号ＡおよびＵを保存しないことにより、図６に
示した第１の実施の形態に係る論理回路の自動合成方式
による場合に比べて、面積のより少ない論理回路１１が
得られるという利点がある。
【００４３】次に、本発明の第３の実施の形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００４４】図１１は、本発明の第３の実施の形態に係
る論理回路の自動合成方式の構成を示すブロック図であ
る。本実施の形態に係る論理回路の自動合成方式は、キ
ーボード等の入力装置６１と、データ処理装置６２と、
記憶装置６３と、ディスプレイ等の出力装置６４と、論
理回路自動合成プログラム６６を格納する記録媒体６５
とから構成されている。記録媒体６５は、磁気ディス
ク，半導体メモリ，その他の記録媒体であってもよい。
る論理回路の自動合成方式の構成を示すブロック図であ
る。本実施の形態に係る論理回路の自動合成方式は、キ
ーボード等の入力装置６１と、データ処理装置６２と、
記憶装置６３と、ディスプレイ等の出力装置６４と、論
理回路自動合成プログラム６６を格納する記録媒体６５
とから構成されている。記録媒体６５は、磁気ディス
ク，半導体メモリ，その他の記録媒体であってもよい。
【００４５】論理回路自動合成プログラム６６は、記録
媒体６５からデータ処理装置６２を介して記憶装置６３
に読み込まれ、データ処理装置６２の動作を制御する。
データ処理装置６２の論理回路自動合成プログラム６６
の制御による処理は、第１の実施の形態に係る論理回路
の自動合成方式の場合または第２の実施の形態に係る論
理回路の自動合成方式の場合と全く同様になるので、そ
の詳しい説明を省略する。
媒体６５からデータ処理装置６２を介して記憶装置６３
に読み込まれ、データ処理装置６２の動作を制御する。
データ処理装置６２の論理回路自動合成プログラム６６
の制御による処理は、第１の実施の形態に係る論理回路
の自動合成方式の場合または第２の実施の形態に係る論
理回路の自動合成方式の場合と全く同様になるので、そ
の詳しい説明を省略する。
【００４６】
【発明の効果】第１の効果は、ＨＤＬ中の中間信号であ
っても、その合成結果である論理回路中のどの部分に対
応するかが分かるようになることである。その理由は、
各種の最適化によっても、ＨＤＬ中の中間信号の境界情
報を保持して対応表として出力しているからである。
っても、その合成結果である論理回路中のどの部分に対
応するかが分かるようになることである。その理由は、
各種の最適化によっても、ＨＤＬ中の中間信号の境界情
報を保持して対応表として出力しているからである。
【００４７】第２の効果は、ＨＤＬ中の中間信号であっ
ても、最適化の性能を優先するために、部分的に境界情
報を保持せず、それ以外の中間信号の境界情報のみを保
持して、対応表に出力することができることである。そ
の理由は、境界部分削除部を設けて、境界情報を部分的
に削除できるようにしたからである。
ても、最適化の性能を優先するために、部分的に境界情
報を保持せず、それ以外の中間信号の境界情報のみを保
持して、対応表に出力することができることである。そ
の理由は、境界部分削除部を設けて、境界情報を部分的
に削除できるようにしたからである。
【００４８】第３の効果は、コンピュータに論理回路の
自動合成方式を簡単に実装することができることであ
る。その理由は、ＨＤＬ中の中間信号が、合成した結果
の回路中のどこの部分に相当するかが簡易に分かるよう
にして、合成後の回路の分析，修正，論理検証等を効率
的に行う処理を実現させるためのプログラムを記録媒体
に記録したからである。
自動合成方式を簡単に実装することができることであ
る。その理由は、ＨＤＬ中の中間信号が、合成した結果
の回路中のどこの部分に相当するかが簡易に分かるよう
にして、合成後の回路の分析，修正，論理検証等を効率
的に行う処理を実現させるためのプログラムを記録媒体
に記録したからである。
【図１】本発明の第１の実施の形態に係る論理回路の自
動合成方式の構成を示すブロック図である。
動合成方式の構成を示すブロック図である。
【図２】図１中のコンパイル部の内部構造をさらに詳細
に示す図である。
に示す図である。
【図３】図２中の境界情報生成部の処理を示す流れ図で
ある。
ある。
【図４】第１の実施の形態に係る論理回路の自動合成方
式における入出力の一例を表した入出力関係図である。
式における入出力の一例を表した入出力関係図である。
【図５】図１中のコンパイル部により生成される初期論
理回路の一例を示す図である。
理回路の一例を示す図である。
【図６】第１の実施の形態に係る論理回路の自動合成方
式における入出力の他の例を表した入出力関係図であ
る。
式における入出力の他の例を表した入出力関係図であ
る。
【図７】本発明の第２の実施の形態に係る論理回路の自
動合成方式の構成を示すブロック図である。
動合成方式の構成を示すブロック図である。
【図８】図７中の定数伝搬部による処理を説明する図で
ある。
ある。
【図９】図７中の参照回数チェック部による処理を説明
する図である。
する図である。
【図１０】第２の実施の形態に係る論理回路の自動合成
方式における入出力の一例を表した入出力関係図であ
る。
方式における入出力の一例を表した入出力関係図であ
る。
【図１１】本発明の第３の実施の形態に係る論理回路の
自動合成方式の構成を示すブロック図である。
自動合成方式の構成を示すブロック図である。
【図１２】従来の論理回路の自動合成方式を示すブロッ
ク図である。
ク図である。
１ ＨＤＬ ２ 境界情報付き内部データベース ３ 半導体ライブラリ ４ コンパイル部 ５ テクノロジー独立な最適化部 ６ テクノロジーマッピング部 ７ タイミング最適化部 ８ 論理回路出力部 ９ 対応表出力部 １０ 対応表 １１ 論理回路 １２ 境界部分削除部 １３ 定数伝搬部 １４ 参照回数チェック部 ２８ａ，２８ｂ，２８ｃ 境界情報付きノード ２９，３０，３１ａ，３１ｂ ノード ４１ トランスレータ ４２ 境界情報生成部 ６１ 入力装置 ６２ データ処理装置 ６３ 記憶装置 ６４ 出力装置 ６５ 記録媒体 ６６ 論理回路自動合成プログラム
Claims (8)
- 【請求項１】 ハードウェア記述言語中の中間信号に対
応する部分の境界情報を論理合成途中の論理回路中に常
に保持し、この中間信号と合成した論理回路との対応表
を出力することを特徴とする論理理回路の自動合成方
式。 - 【請求項２】 前記ハードウェア記述言語中の中間信号
でも、部分的に境界情報を残さないことにより、より良
い最適化を行う請求項１記載の論理回路の自動合成方
式。 - 【請求項３】 ハードウェア記述言語を解析してＡＮＤ
／ＯＲレベルの初期論理回路に変換し前記ハードウェア
記述言語中の中間信号に対応する部分の境界情報を保持
させることにより境界情報付き内部データベースを作成
するコンパイル部と、 前記境界情報付き内部データベース中のＡＮＤ／ＯＲレ
ベルの初期論理回路に対して前記境界情報を保持したま
まテクノロジー独立な最適化を行うテクノロジー独立な
最適化部と、 このテクノロジー独立な最適化部により最適化されたＡ
ＮＤ／ＯＲレベルの初期論理回路に前記境界情報を保持
したまま半導体ライブラリ中の各ファンクションブロッ
クを割り当てテクノロジーレベルの論理回路に変換する
テクノロジーマッピング部と、 このテクノロジーマッピング部により得られたテクノロ
ジーレベルの論理回路を前記境界情報を保持したまま、
ファンアウト調整，ファンイン・リオーダリング，タイ
ミングを考慮したデコンポジション，インバータ変更等
の手法を用いて最適化するタイミング最適化部と、 このタイミング最適化部により最適化されたテクノロジ
ーレベルの論理回路を出力する論理回路出力部と、 前記境界情報付き内部データベース中のテクノロジーレ
ベルの論理回路を参照して前記ハードウェア記述言語中
の中間信号と前記論理回路との対応を表す対応表を出力
する対応表出力部とを有することを特徴とする論理回路
の自動合成方式。 - 【請求項４】 ハードウェア記述言語を解析してＡＮＤ
／ＯＲレベルの初期論理回路に変換し前記ハードウェア
記述言語中の中間信号に対応する部分の境界情報を保持
させることにより境界情報付き内部データベースを作成
するコンパイル部と、 前記境界情報付き内部データベース中の境界情報の部分
的な削除を行う定数伝搬部と、 前記境界情報付き内部データベースから参照回数がＮ
（正整数）以下の境界情報を削除する参照回数チェック
部と前記境界情報付き内部データベース中のＡＮＤ／Ｏ
Ｒレベルの初期論理回路に対して前記境界情報を保持し
たままテクノロジー独立な最適化を行うテクノロジー独
立な最適化部と、 このテクノロジー独立な最適化部により最適化されたＡ
ＮＤ／ＯＲレベルの初期論理回路に前記境界情報を保持
したまま半導体ライブラリ中の各ファンクションブロッ
クを割り当てテクノロジーレベルの論理回路に変換する
テクノロジーマッピング部と、 このテクノロジーマッピング部により得られたテクノロ
ジーレベルの論理回路を前記境界情報を保持したまま、
ファンアウト調整，ファンイン・リオーダリング，タイ
ミングを考慮したデコンポジション，インバータ変更等
の手法を用いて最適化するタイミング最適化部と、 このタイミング最適化部により最適化されたテクノロジ
ーレベルの論理回路を出力する論理回路出力部と、 前記境界情報付き内部データベース中のテクノロジーレ
ベルの論理回路を参照して前記ハードウェア記述言語中
の中間信号と前記論理回路との対応を表す対応表を出力
する対応表出力部とを有することを特徴とする論理回路
の自動合成方式。 - 【請求項５】 前記コンパイル部が、ハードウェア記述
言語を解析してＡＮＤ／ＯＲレベルの初期論理回路に変
換するトランスレータと、このトランスレータにより変
換されたＡＮＤ／ＯＲレベルの初期論理回路中の信号名
付きノードを探索し、この信号名付きノードの境界情報
を直前のノードに付け換えて該信号名付きノードを取り
除く境界情報生成部とから構成される請求項３または４
記載の論理回路の自動合成方式。 - 【請求項６】 コンピュータを、ハードウェア記述言語
を解析してＡＮＤ／ＯＲレベルの初期論理回路に変換し
前記ハードウェア記述言語中の中間信号に対応する部分
の境界情報を保持させることにより境界情報付き内部デ
ータベースを作成するコンパイル手段，前記境界情報付
き内部データベース中のＡＮＤ／ＯＲレベルの初期論理
回路に対して前記境界情報を保持したままテクノロジー
独立な最適化を行うテクノロジー独立な最適化手段，こ
のテクノロジー独立な最適化手段により最適化されたＡ
ＮＤ／ＯＲレベルの初期論理回路に前記境界情報を保持
したまま半導体ライブラリ中の各ファンクションブロッ
クを割り当てテクノロジーレベルの論理回路に変換する
テクノロジーマッピング手段，このテクノロジーマッピ
ング部により得られたテクノロジーレベルの論理回路を
前記境界情報を保持したまま、ファンアウト調整，ファ
ンイン・リオーダリング，タイミングを考慮したデコン
ポジション，インバータ変更等の手法を用いて最適化す
るタイミング最適化手段，このタイミング最適化手段に
より最適化されたテクノロジーレベルの論理回路を出力
する論理回路出力手段，前記境界情報付き内部データベ
ース中のテクノロジーレベルの論理回路を参照して前記
ハードウェア記述言語中の中間信号と前記論理回路との
対応を表す対応表を出力する対応表出力手段として機能
させるためのプログラムを記録した記録媒体。 - 【請求項７】 コンピュータを、ハードウェア記述言語
を解析してＡＮＤ／ＯＲレベルの初期論理回路に変換し
前記ハードウェア記述言語中の中間信号に対応する部分
の境界情報を保持させることにより境界情報付き内部デ
ータベースを作成するコンパイル手段，前記境界情報付
き内部データベース中の境界情報の部分的な削除を行う
定数伝搬手段，前記境界情報付き内部データベースから
参照回数がＮ（正整数）以下の境界情報を削除する参照
回数チェック手段，前記境界情報付き内部データベース
中のＡＮＤ／ＯＲレベルの初期論理回路に対して前記境
界情報を保持したままテクノロジー独立な最適化を行う
テクノロジー独立な最適化手段，このテクノロジー独立
な最適化手段により最適化されたＡＮＤ／ＯＲレベルの
初期論理回路に前記境界情報を保持したまま半導体ライ
ブラリ中の各ファンクションブロックを割り当てテクノ
ロジーレベルの論理回路に変換するテクノロジーマッピ
ング手段，このテクノロジーマッピング手段により得ら
れたテクノロジーレベルの論理回路を前記境界情報を保
持したまま、ファンアウト調整，ファンイン・リオーダ
リング，タイミングを考慮したデコンポジション，イン
バータ変更等の手法を用いて最適化するタイミング最適
化手段，このタイミング最適化手段により最適化された
テクノロジーレベルの論理回路を出力する論理回路出力
手段，および前記境界情報付き内部データベース中のテ
クノロジーレベルの論理回路を参照して前記ハードウェ
ア記述言語中の中間信号と前記論理回路との対応を表す
対応表を出力する対応表出力手段として機能させるため
のプログラムを記録した記録媒体。 - 【請求項８】 前記コンパイル手段が、ハードウェア記
述言語を解析してＡＮＤ／ＯＲレベルの初期論理回路に
変換するトランスレート手段と、このトランスレート手
段により変換されたＡＮＤ／ＯＲレベルの初期論理回路
中の信号名付きノードを探索し、この信号名付きノード
の境界情報を直前のノードに付け換えて該信号名付きノ
ードを取り除く境界情報生成手段とから構成される請求
項６または７記載の記録媒体。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9247484A JP2988521B2 (ja) | 1997-08-29 | 1997-08-29 | 論理回路の自動合成方式 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9247484A JP2988521B2 (ja) | 1997-08-29 | 1997-08-29 | 論理回路の自動合成方式 |
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|---|---|
| JPH1173447A true JPH1173447A (ja) | 1999-03-16 |
| JP2988521B2 JP2988521B2 (ja) | 1999-12-13 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9247484A Expired - Fee Related JP2988521B2 (ja) | 1997-08-29 | 1997-08-29 | 論理回路の自動合成方式 |
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| Country | Link |
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| JP (1) | JP2988521B2 (ja) |
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| US9443047B2 (en) | 2014-05-28 | 2016-09-13 | International Business Machines Corporation | Physical aware technology mapping in synthesis |
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1997
- 1997-08-29 JP JP9247484A patent/JP2988521B2/ja not_active Expired - Fee Related
-
1998
- 1998-08-31 US US09/144,503 patent/US6243852B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6243852B1 (en) | 2001-06-05 |
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