JPH09311882A - 論理回路検証支援装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＲＴＬ ＨＤＬ記述の論理検証対象部分の抽
出・最適化を図り、シミュレーション処理速度の高速化
を実現する。 【解決手段】 手段（ａ）により、ＲＴＬ ＨＤＬ記述
を解析して論理変換処理とレジスタ生成処理とを行い、
ＲＴＬ ＨＤＬ記述をネットリストに変換する。手段
（ｂ−１）により、論理回路の観測点と入力点の内で定
数に固定化する入力点とを指定する。その後、手段（ｂ
−２，３）により参照及び伝搬関係トレースを行って、
回路規模の小型化を行う。更に手段（ｂ−４）により、
残留したレジスタの内で観測希望ではないレジスタを移
動・統合して更に最適化を実行する。その後、手段（ｂ
−５）により冗長論理の最適化を行った上で、手段
（ｃ）により最適化されたネットリストをＲＴＬのＨＤ
Ｌ記述に再変換すると共に、最適化に応じてシミュレー
ションパターンの修正を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、論理回路の設計
において、特にＨＤＬ記述の論理検証対象部分を抽出す
るための論理回路検証支援装置に関するものである。

【０００２】

【従来の技術】設計した論理回路記述全体の中で、ある
一部分を論理検証したい場合に、回路全体をそのままの
規模で処理すると、論理シミュレータの実行時間の長大
化を招き、また規模が限界を越えた場合には実行不能に
陥る場合がある。そのような事態を回避することを目的
とした従来技術としては、例えば特開平４−１１５３６
５号公報に開示された「部分回路切り出し論理シミュレ
ーション方式」があり、そこにおいては、設計者が論理
検証したい部分回路だけを抽出し、論理シミュレータが
扱うべき回路規模を小型化することによってシミュレー
ション処理速度を高速にする方式が提案されている。

【０００３】次に、その従来の方式について説明する。
例えば、図１０に示すような運用フローにおいて、部分
回路を抽出する手順を述べる。

【０００４】(1)まず、観測点指定手段５Ｐにより、設
計者が観測点を指定するが、これが部分回路の出力ポー
トとなる。

【０００５】(2)次に、挿入パターン入力点指定手段６
Ｐにより挿入パターン入力点を指定するが、これが部分
回路の新たな入力ポートとなる。

【０００６】(3)そして、部分回路切り出し手段７Ｐに
より、観測点から入力方向へ論理接続を遡り、外部入力
端子または挿入パターン入力点までの範囲を検証対象と
して切り出す（参照関係トレース）。

【０００７】(4)さらに、冗長論理削除手段８Ｐにより
冗長論理を削除し、得られた論理回路（ネットリスト）
がシミュレータの入力となる。

【０００８】

【発明が解決しようとする課題】ところで、上述したよ
うな従来の方式においては、ＨＤＬ記述で記述されたＲ
ＴＬの論理回路記述に対しては直接適用することができ
ないという問題点がある。

【０００９】また、上記従来の方式では、冗長論理削除
手段によって冗長論理の削除処理を行ってはいるが、こ
れだけでは処理速度の高速化を図るには十分でなく、そ
れ以上に高速化を図るための更なる手段が提案されてい
ないという問題点がある。

【００１０】本発明は、かかる事情に鑑みなされたもの
であって、その目的とするところは、ＨＤＬ記述を中心
として対象回路形態の拡大化を図りつつ、抽出した論理
検証対象回路の最適化を一層進めてシミュレーション処
理速度のより一層の高速化を実現することにある。

【００１１】

【課題を解決するための手段】請求項１記載の論理回路
検証支援装置は、（ａ）ハードウエア記述言語で記述さ
れたレジスタトランスファレベルの論理回路記述を解析
し、論理式への論理変換処理とレジスタ生成処理とを行
うことにより前記レジスタトランスファレベルの論理回
路記述をネットリストに変換する手段と、（ｂ）前記ネ
ットリストより論理検証対象部分のみを観測情報データ
に基づき抽出し、且つシミュレーション処理速度を高速
化するための回路最適化処理を行うことにより、最適化
されたネットリストを生成する手段と、（ｃ）前記最適
化されたネットリストを前記ハードウエア記述言語で記
述された前記レジスタトランスファレベルの論理回路記
述に再変換する手段とを備えたものである。

【００１２】請求項２記載の論理回路検証支援装置で
は、請求項１記載の論理回路検証支援装置において、前
記手段（ｂ）が、論理回路の観測点と入力点の内で定数
に固定化する入力点とを、前記観測情報データとして指
定する観測対象・固定化入力指定手段と、前記観測点か
ら前記入力点の全てに向けて前記論理回路をバックトレ
ースすることにより、前記論理回路の内で必要な部分の
みを抽出する参照関係トレース手段と、前記参照関係ト
レース後に、前記固定化する入力点から前記観測点に向
けて前記論理回路を伝搬することにより、前記参照関係
トレース手段により抽出された部分の内で必要な部分の
みを再抽出する伝搬関係トレース手段とを備えるように
したものである。

【００１３】請求項３記載の論理回路検証支援装置で
は、請求項２記載の論理回路検証支援装置において、前
記手段（ｂ）は、前記伝搬関係トレース手段による再抽
出によって残留したレジスタの内、観測希望ではない前
記レジスタを移動・統合することにより抽出回路の最適
化を行うレジスタ移動手段を更に備えている。

【００１４】請求項４記載の論理回路検証支援装置で
は、請求項１記載の論理回路検証支援装置において、前
記手段（ｂ）は、論理回路の観測点と入力点の内で定数
に固定化する入力点とを共に指定しないという前記観測
情報データに応じて、前記論理回路に含まれるレジスタ
の内で観測希望ではない前記レジスタを移動・統合する
ことにより、前記最適化されたネットリストを生成する
最適化手段を備えている。

【００１５】請求項５記載の論理回路検証支援装置は、
ネットリスト中に含まれるレジスタの内で観測希望では
ない前記レジスタを移動・統合することにより前記ネッ
トリストを最適化するものである。

【００１６】

【発明の実施の形態】

(1)ハードウェア記述言語（以下、ＨＤＬ記述と称す）
で記述されたレジスタトランスファレベル（以下、ＲＴ
Ｌと称す）の論理回路記述の適用に関して、この発明で
は、従来の回路最適化処理の前後に、それぞれ、ＲＴＬ
のＨＤＬ記述の論理変換・レジスタ生成（ネットリスト
生成）処理と、最適化されたネットリストのＲＴＬのＨ
ＤＬ記述への再変換処理とを施すことにより、ＲＴＬの
ＨＤＬ記述の論理検証対象部分の抽出・最適化処理を可
能としている。

【００１７】(2)また、この発明では、ＨＤＬ記述であ
るか否かに係わりなく、回路最適化処理においてレジス
タの移動に関するレジスタ数削除処理を施すことによ
り、いかなる回路形態をも対象可能として対象回路形態
の拡大化を図りつつ、更なるシミュレーション処理速度
の高速化を図っている。

【００１８】以下では、上記技術的思想の具体的な実施
の形態を、図面を参照しつつ説明する。

【００１９】（実施の形態１）図１は、論理回路検証支
援装置１と入力装置２とを示すブロック図であり、本図
は後述する実施の形態２，３においても共有される。

【００２０】同図において、入力装置２はマウスやキー
ボード等より成り、この入力装置２を用いて、回路設計
者は、後述する各種の観測情報データやＨＤＬ記述デー
タ等を上記装置１の記憶部（図示せず）に格納してファ
イルする。

【００２１】図２は、図１の論理回路検証支援装置１を
構成する各機能手段およびその入力、出力データを示す
ブロック図であると共に、本装置１における各処理手順
を示す図をも兼ねている。

【００２２】本装置１は、大別して、記憶手段（Ｆ１〜
Ｆ５）と、（ａ）論理変換・レジスタ生成手段と、
（ｂ）回路最適化処理手段と、（ｃ）再変換手段と、
（ｄ）シミュレーションパターン修正手段とに大別され
る。この内、記憶手段Ｆ１〜Ｆ３は、それぞれ、図１の
入力装置２によって回路設計者より予めファイルされ
た、ＲＴＬ−ＨＤＬ記述データ，既存のシミュレーショ
ンパターンデータ，新規観測点用期待値パターンデータ
を格納している。他の手段は、次の通りである。

【００２３】（ａ）．論理変換・レジスタ生成手段 同手段（ａ）は、ＲＴＬのＨＤＬ記述を記憶手段Ｆ１よ
り入力し、構文解釈を行ない（解析）、ＨＤＬ記述特有
の構文（if文、case文など）を論理式に論理変換処理す
る。また、同手段（ａ）は、記述中のクロック信号、イ
ネーブル信号等のデータを認識して、レジスタ（フリッ
プフロップ等の記憶素子）を生成して、ＨＤＬ記述デー
タを回路（ネットリスト）データに変換する。

【００２４】（ｂ）．回路最適化処理手段 本手段（ｂ）は、ネットリストより論理検証対象部分の
みを観測情報データに基づき抽出し、且つシミュレーシ
ョン処理速度を高速化するための回路最適化処理を行う
ことにより、最適化されたネットリストを生成する手段
である。具体的には、以下の部分から成る。

【００２５】（ｂ−１）．観測対象・固定化入力指定手
段 同手段（ｂ）は、設計者が入力装置を介して本装置１へ
入力した指令（観測情報データ）に応じて、当該観測情
報データが与える、設計者が観測を希望するレジスタ
／出力ポートと、固定する入力ポートの定数値を、既
存のシミュレーションパターン（Ｆ２）から取得する。

【００２６】（ｂ−２）．参照関係トレース手段 同手段（ｂ−２）は、ネットリスト（論理回路）中にお
いて、手段（ｂ−１）が取得したデータが与える、観測
を希望するレジスタ／出力ポートから、データの参照関
係を入力方向にバックトレースしていき、トレースされ
なかったレジスタや組合せ回路部を不活性部分として削
除する。

【００２７】（ｂ−３）．伝搬関係トレース手段 同手段（ｂ−３）は、更に、手段（ｂ−１）の取得デー
タが与える、定数化された入力ポートの値を出力方向に
（観測を希望する出力ポートに向けて）伝搬（フォワー
ドトレース）させていき、値が固定されたレジスタや組
合せ回路部を不活性部分として削除する。これにより、
抽出すべき対象回路の回路規模が、上記２つのトレース
を経ることで、より小型化される。

【００２８】（ｂ−４）．レジスタ移動手段 同手段（ｂ−４）は、以上のトレース処理でなお残留し
たレジスタの内、観測希望ではないレジスタにおいて、
移動・統合により抽出回路の規模がより一層簡単になる
ようなレジスタをサーチし、当該サーチに応じてレジス
タの移動・統合化を行うことで回路の変換処理を行な
う。これにより、ネットリスト中のレジスタ数が格段に
低減され、回路のより一層の最適化を図ることができ
る。

【００２９】（ｂ−５）．冗長論理の最適化 同手段（ｂ−５）は、手段（ｂ−４）による変換処理後
において残留した回路の組合せ回路部分において、冗長
論理の最適化を行ない、回路を更に簡単化する。

【００３０】（ｃ）．ＲＴＬのＨＤＬ記述への変換（再
変換）手段 同手段（ｃ）は、以上の処理で最適化された回路（ネッ
トリスト）データを、ＲＴＬのＨＤＬ記述に変換する。
その際、回路中の組合せ論理に関しては、論理式に変換
し、レジスタ（フリップフロップ等の記憶素子）に関し
ては、クロック信号、イネーブル信号等をＨＤＬの構文
（if文、クロック待ちの記述等）に反映させて変換す
る。

【００３１】（ｄ）．シミュレーションパターンの修正
処理手段 上述した回路変換処理により、入出力ポート数、出力ポ
ート数が変化（減少）するため、それに合わせて既存の
シミュレーションパターン内の入力パターン、期待値パ
ターンを修正する必要がある。そして、観測希望のレジ
スタが新たな出力ポートになる。そこで、同手段（ｄ）
は、変換後の回路中の入力ポートに対応して入力パター
ンを修正すると共に、上記観測希望のレジスタに対する
期待値パターンデータを記憶手段Ｆ３より読み出して、
それを既存の期待値パターンデータと統合することによ
り、変換後の回路に応じた新たな期待値パターンデータ
を生成し、これを記憶手段Ｆ５に格納する。なお、レジ
スタの移動により変換されたレジスタの初期値は、それ
に関わる元のレジスタの初期値から算出する。

【００３２】この後、変換された回路の記述データとシ
ミュレーションパターンデータとをそれぞれ記憶部Ｆ
４，Ｆ５から読み出して、これらのデータ用いてシミュ
レーション処理を行なう。

【００３３】以上のように、本実施の形態１によれば、
次の利点が得られる。

【００３４】手段（ａ）、（ｂ）及び（ｃ）を用いた
ことにより、ＲＴＬのＨＤＬ記述においても論理検証対
象部分を最適化して抽出することができる。

【００３５】特に手段（ｂ−３）を設けたことによ
り、より多くの不活性部分を削除して回路規模の一層の
小型化を図ることが可能となり、以てシミュレーション
処理速度の一層の高速化に寄与することができる。

【００３６】更に手段（ｂ−４）を設けているので、
レジスタ数を最適・最小化することができ、より一層の
シミュレーション速度の高速化を図ることができる。

【００３７】（実施の形態２）本実施の形態２は、図２
に示した処理により抽出回路の最適化を実施する具体的
な１例に関する。以下、図２を基にして図３〜図６を説
明する。

【００３８】図３の（ａ）は、記憶手段Ｆ１より手段
（ａ）に入力されるＲＴＬ−ＨＤＬ記述を示している。
又、図３の（ｂ）は、記憶手段Ｆ２に格納された既存の
シミュレーションパターンデータを示しており、その一
例として、初期値、入力パタン、期待値の各データを示
している。このようなＨＤＬ記述の回路に対して、入力
ポートｂの値を０に固定し、且つレジスタＲ１のみを観
測対象とする場合の、論理検証対象部分の最適化過程
を、以下に説明する。

【００３９】まず、手段（ａ）の論理変換・レジスタ生
成処理により、図４に示すような回路（ネットリスト）
が生成される。

【００４０】次に、手段（ｂ−１）が、設計者の入力に
応じて、観測対象をレジスタＲ１とし且つ固定化入力ポ
ートをｂとする指定を行って、当該入力ポートｂの値を
既存のシミュレーションパターンから採取する。その
後、手段（ｂ−２）の参照関係トレース処理により、観
測対象であるレジスタＲ１から出発する入力方向へのト
レース処理が行なわれ、トレースされなかった部分が削
除される。ここでは、図４中の部分４が削除される。さ
らに、手段（ｂ−３）の伝搬関係トレース処理により、
０値に固定された入力ポートｂの値が出力方向にトレー
スされて、最適化できる部分を削除していく。ここで
は、図４の部分３が最適化可能部分（常に不等号が成立
するため）であるため、削除される。その結果が、図５
に示す回路（ネットリスト）である。尚、この場合に
は、手段（ｂ−４），（ｂ−５）を特に行う必要もない
ので、両手段の処理は行われていない。従って、より複
雑な回路例の場合には、手段（ｂ−４），（ｂ−５）の
処理を必要とする場合もある。

【００４１】最後に、図３に示す最適化されたネットリ
スト（データ）を手段（ｃ）によりＲＴＬ−ＨＤＬ記述
に変換（再変換）し、同時に手段（ｄ）により既存のシ
ミュレーションパターンも修正する。つまり、０値に固
定化された入力パタンｂ用の入力パタンと、観測対象で
はなくなった出力ポートｙ用の入力パタンを削除し、新
たに観測点として加わったレジスタＲ１用の期待値パタ
ンを、図示しない新規観測点用期待値パタンと結合す
る。

【００４２】以上の処理の後、最適化されたＲＴＬ−Ｈ
ＤＬ記述と修正されたシミュレーションパターンとを用
いて、シミュレーション処理を行なう。

【００４３】これにより、実施の形態１で述べた効果が
本実施の形態２においても同様に得られる。

【００４４】（実施の形態３）本実施の形態３も、実施
の形態１の一応用例に関しており、特に、図２のレジス
タ移動手段（ｂ−４）（最適化手段）による最適化の１
例である。以下、図２に基づき、図７〜図９を説明す
る。

【００４５】図７は、記憶手段Ｆ１内の入力ＨＤＬ記述
データを示している。図２の手段（ａ）がなす処理、即
ち、ＲＴＬ−ＨＤＬ記述から図８（ａ）に示す回路（ネ
ットリスト）を生成する過程は、前述の通りである。

【００４６】ここでは、観測希望の変更はなし、つまり
観測は既存の出力ポートｙのみとし、入力ポートの値は
どれも固定化しない、とするケースを扱う。そこで、設
計者は、そのような情報を観測情報データとして本装置
１へ入力する。これにより、手段（ｂ−１），（ｂ−
２），（ｂ−３）は機能しない。従って、手段（ｂ−
４）が最初に起動する。これにより、観測希望ではない
レジスタについては、次のようなレジスタの移動によ
り、レジスタの統合を図り、回路を最適化することがで
きる。すなわち、レジスタＲ１，Ｒ２，Ｒ３の３つのレ
ジスタを、図８（ｂ）のレジスタＲ５の１つに結合する
ことができ、また、レジスタＲ３，Ｒ４の２つのレジス
タを図８（ｂ）のレジスタｙに統合することができる。
以上の処理により、図８（ａ）ではレジスタ数４であっ
た回路（ネットリスト）が、図８（ｂ）ではレジスタ数
２の回路に最適化される。

【００４７】以上の処理の後、実施の形態１の場合と同
様に、最適化されたＲＴＬ−ＨＤＬ記述とシミュレーシ
ョンパターンとを用いてシミュレーション処理を行な
う。

【００４８】上述の通り、観測希望の出力ポートを既存
ＨＤＬ記述の出力全てに指定すると共に、全ての入力ポ
ートの値を固定化しない場合においても、図２に示した
運用フローを何ら変更することなく、既存ＨＤＬ記述全
体について、レジスタの移動処理、および冗長論理最適
化処理によるシミュレーション処理速度の高速化を図る
ことができる。

【００４９】（実施の形態３の応用例）実施の形態３で
はＲＴＬのＨＤＬ記述に対してレジスタ移動処理を行う
ものであったが、それ以外の記述に対して同処理を行っ
て回路の最適化（高速処理化）を行うこともできる。例
えば、前述の従来技術（特開平４−１１５３６５号）に
おいて、参照関係トレース処理の後に上記レジスタ移動
処理を行うことにより、より一層の高速処理化及び対象
回路形態の拡大化を図ることが可能となる。

【００５０】（まとめ）以上のように、本発明によれ
ば、ＨＤＬ記述で記述されたＲＴＬの論理回路記述に対
しても、設計者が論理検証したい部分回路だけを抽出
し、しかも論理シミュレータが扱うべき回路規模を小型
化することによって処理速度を高速にする方式を直接運
用することができる。しかも、論理回路の最適化処理に
おいて、２種類のトレース処理を施したり、レジスタの
移動に関する変換処理を施すことによって、回路の最適
化によるシミュレーション処理速度の高速化をより一層
に図ることができる。又、上記レジスタ移動処理は、Ｈ
ＤＬ記述以外に対しても実行可能であり、このレジスタ
移動処理を用いた最適化処理により、処理速度の高速化
可能な対象回路形態を拡大することができる。

【００５１】

【発明の効果】請求項１記載の発明によれば、ＲＴＬの
ＨＤＬ記述に対しても、論理検証対象部分の抽出・回路
論理最適化処理を確実に達成することができる。

【００５２】請求項２記載の発明によれば、参照関係ト
レース処理に引き続いて伝搬関係トレース処理を行うの
で、より多くの不活性部分を削除可能として抽出回路の
最適化を更に進めることが可能となる。

【００５３】請求項３記載の発明によれば、レジスタの
移動・統合処理の追加により、シミュレーション処理速
度を更に高速化することができる。

【００５４】請求項４記載の発明によれば、観測希望の
出力ポートを既存のＨＤＬ記述の出力全てに指定し且つ
既存のＨＤＬ記述の全ての入力ポートの値を固定化しな
いときにおいても、レジスタの移動・統合処理を施すこ
とにより、シミュレーション処理速度を高速化すること
ができる。

【００５５】請求項５記載の発明によれば、レジスタの
移動・統合処理によりネットリスト中のレジスタ数を最
適な数に設定することができるので、対象回路形態の如
何に拘らず、論理回路の最適化によりシミュレーション
処理速度の高速化を図ることができる。

【図面の簡単な説明】

【図１】 この発明に係る論理回路検証支援装置と外部
との入力装置とを示すブロック図である。

【図２】 この発明に係る論理回路検証支援装置の構成
を示すブロック図である。

【図３】 入力したＨＤＬ記述とシミュレーションパタ
ーンとを示す図である。

【図４】 論理変換・レジスタ生成処理後のネットリス
トを模式的に示す図である。

【図５】 最適化されたネットリストを模式的に示す図
である。

【図６】 変換されたＨＤＬ記述とシミュレーションパ
ターンとを示す図である。

【図７】 入力したＨＤＬ記述を示す図である。

【図８】 論理変換・レジスタ生成処理後のネットリス
トと最適化されたネットリストを模式的に示す図であ
る。

【図９】 変換されたＨＤＬ記述を示す図である。

【図１０】 従来技術を示すブロック図である。

【符号の説明】

１ 論理回路検証支援装置、２ 入力装置、（ａ） 論
理変換・レジスタ生成処理手段、（ｂ） 論理回路最適
化手段、（ｃ） 再変換手段。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 （ａ）ハードウエア記述言語で記述され
   たレジスタトランスファレベルの論理回路記述を解析
   し、論理式への論理変換処理とレジスタ生成処理とを行
   うことにより前記レジスタトランスファレベルの論理回
   路記述をネットリストに変換する手段と、 （ｂ）前記ネットリストより論理検証対象部分のみを観
   測情報データに基づき抽出し、且つシミュレーション処
   理速度を高速化するための回路最適化処理を行うことに
   より、最適化されたネットリストを生成する手段と、 （ｃ）前記最適化されたネットリストを前記ハードウエ
   ア記述言語で記述された前記レジスタトランスファレベ
   ルの論理回路記述に再変換する手段とを、備える論理回
   路検証支援装置。
2. 【請求項２】 請求項１記載の論理回路検証支援装置に
   おいて、 前記手段（ｂ）は、 論理回路の観測点と入力点の内で定数に固定化する入力
   点とを、前記観測情報データとして指定する観測対象・
   固定化入力指定手段と、 前記観測点から前記入力点の全てに向けて前記論理回路
   をバックトレースすることにより、前記論理回路の内で
   必要な部分のみを抽出する参照関係トレース手段と、 前記参照関係トレース後に、前記固定化する入力点から
   前記観測点に向けて前記論理回路を伝搬することによ
   り、前記参照関係トレース手段により抽出された部分の
   内で必要な部分のみを再抽出する伝搬関係トレース手段
   とを、備える論理回路検証支援装置。
3. 【請求項３】 請求項２記載の論理回路検証支援装置に
   おいて、 前記手段（ｂ）は、 前記伝搬関係トレース手段による再抽出によって残留し
   たレジスタの内、観測希望ではない前記レジスタを移動
   ・統合することにより抽出回路の最適化を行うレジスタ
   移動手段を、更に備える論理回路検証支援装置。
4. 【請求項４】 請求項１記載の論理回路検証支援装置に
   おいて、 前記手段（ｂ）は、 論理回路の観測点と入力点の内で定数に固定化する入力
   点とを共に指定しないという前記観測情報データに応じ
   て、前記論理回路に含まれるレジスタの内で観測希望で
   はない前記レジスタを移動・統合することにより、前記
   最適化されたネットリストを生成する最適化手段を、備
   える論理回路検証支援装置。
5. 【請求項５】 ネットリスト中に含まれるレジスタの内
   で観測希望ではない前記レジスタを移動・統合すること
   により前記ネットリストを最適化する、論理回路検証支
   援装置。