JP2980348B2 - 論理回路の合成装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は論理回路を自動的に合成するための装置に
係り、特にタイミングの制約に基づいて論理回路を合成
するための装置に関する。

（従来の技術） 論理合成技術の発展によって、レジスタ転送レベルの
回路記述から構造レベルの回路を自動生成できるように
なった。

ところが、熟練設計者が設計した論理回路と自動合成
された論理回路の性能（特に動作速度など）を比較する
と、人手設計のほうが優れている。というのは、熟練設
計者は、回路の動作周波数を満たすようにレジスタのク
ロックを決定し、クリティカルパスを絶えず考慮しなが
ら論理回路を設計しているからである。すなわち、どの
様な構造を持った回路にすれば信号遅延時間が少なくて
済むかを熟知していうからである。

また設計者はタイミング解析ツールを使用することに
よって、論理回路の詳細な信号遅延時間の解析結果を入
手できるようになったが（例えばどのパスが最長遅延も
しくは最小遅延パスであるか）、これは設計者が所望す
る論理回路の設計を一通り終った後でないと使用できな
かった。従って、論理合成後の論理回路に対してタイミ
ング解析を行い、設計者が考えている制約に違反する箇
所を人手で修正する必要があった。

一方、最近の論理合成技術では、ライブラリ化された
ハードウェアコンポーネント（ライブラリセル）をゲー
ト回路に割り当てた後で、論理合成システムに内蔵した
タイミング解析手段を用いてタイミング解析を実行し、
この結果が設計者の所望するタイミング制約を満たして
いない場合は、スピードの遅いハードウェアコンポーネ
ントをスピードの速いハードウェアコンポーネントに交
換し、再びタイミング解析を実行してタイミング制約が
満たされているかどうかを調べ、これが満たされるま
で、もしくはその限界まで繰り返すという手法をとって
いた。

他方では、タイミング情報をハードウェアコンポーネ
ントのテクノロジに依存しないライブラリ化された抽象
コンポーネントに格納し、これを合成時に使用する手法
も考えられている。この技術に関しては、特開昭63−15
5268号公報において示されている。

しかし抽象コンポーネントは入力数が可変であったり
コンポーネント自体ビット幅を有しているので、許され
るビット幅に応じた膨大な数のコンポーネントをライブ
ラリに登録する必要があり、従ってこの手法では多大な
記録要領を必要としていた。

（発明が解決しようとする課題） 上述したように従来技術では、部品ライブラリとして
用意されたコンポーネントによって回路が構成されてい
ないと、タイミング解析が実行できないという不具合が
あった。

また、レジスタ転送回路から変換された抽象回路では
元来入出力数が可変のため、遅延時間を使用可能な全て
の抽象回路に持たせて、それぞれをライブラリ化すると
データ量が膨大になり不経済である。

本発明は、このような点に関してなされたもので、そ
の目的は、同一機能を有するが、しかし異なる構造を持
ったハードウェアに適した遅延時間の割付手段を用いて
抽象回路の段階でタイミング解析を実行し、その結果の
タイミング違反情報を合成開始前あるいは途中の段階で
使用することで高性能な論理回路を合成することが可能
な装置を提供することである。

［発明の構成］ （課題を解決するための手段） 上記課題を解決するために本発明では、論理回路を自
動生成するための論理回路の合成装置において、合成の
開始前、あるいはその途中で生成された抽象回路を使用
してタイミング解析を行なうために、前記抽象回路を構
成している素子に任意の遅延時間を与える手段と、与え
られた遅延時間を用いてタイミング解析を行い、タイミ
ング制御条件が満たされるかどうかを検出する手段と、
前記検出されたタイミング解析結果を使用してタイミン
グ制約条件が満たされるように前記抽出回路を論理回路
に変換あるいは合成する手段と、前記タイミング制約に
違反する回路の遅延時間を最適化するために回路を変換
あるいは合成する手段と、を具備することを特徴とす
る。

（作用） 本発明の装置によれば、機能動作仕様記述から変換さ
れた抽象回路を構成する素子に任意の遅延時間を割当て
ることができ、この遅延時間を使用して合成前あるいは
合成途中にタイミング検証が行える。さらにタイミング
解析の結果を使用して遅延時間の制約を満足するように
抽象回路を論理回路に変換または合成し最適化を繰返し
て行えるので、スピードの速い論理回路の合成ができ
る。

（実施例） 以下、本発明の実施例を図面を参照して説明する。

第１図は本発明の一実施例にかかる論理合成装置の構
成を示すブロック図である。

第１図の101は機能動作仕様を表すレジスタ転送仕様
の入力部で、レジスタ転送記述もしくは該仕様をスケマ
テック表示した機能ブロック図である。102は設計デー
タ変換部（トランスレータ）である。この変換部102は
入力部101のレジスタ転送記述を構文解析して、該記述
に忠実な初期抽象回路を生成する。また機能ブロック図
の場合はスケマテック図よりネットワーク情報と図形情
報を抽出して初期抽象回路を生成する。103は該抽象回
路のネットワーク情報を格納する設計データベース部で
ある。104はタイミング制約入力部で、レジスタ転送仕
様の任意の点に制約遅延時間を設定できる。105はタイ
ミング制約設定及び違反検出部で、トランスレータ部10
2で生成された抽象機能素子の入出力数が一定でないた
め、設計データベース部103から該初期抽象回路の素子
のタイプと入力数またはビット幅を取り出し、該素子の
遅延時間を計算し割り付ける遅延時間計算割付手段と、
入力部104からタイミング制約を取り込む手段と、与え
られたタイミング制約が、論理合成前及び途中の抽象回
路もしくは論理回路において実現されるかどうかを検証
するクリティカルパス探索手段から構成されている。10
6は論理合成部で、前記タイミング制約違反検出部105で
検出された違反回路を解析して該回路を最適化対象回路
に分割し、さらに最適化目標値を設定し、該最適化目標
値に従って抽象回路を具象回路に展開し、また、冗長な
回路の簡単化及び、テクノロジに依存した回路素子の割
付けを行う各処理手段から構成されている。107は設計
データ変換部で、記述変換やスケマテック図の生成を行
うためのもので、具体的には設計データベースに格納さ
れている回路情報を論理回路（構造記述またはスケマテ
ック図）に変換する。108は合成された論理回路の出力
部である。

第２図は、第１図で説明した論理合成装置の処理フロ
ーを説明する図である。

201は、レジスタ転送記述及びタイミング制約を入力
するステップで、202は、記述の動作解析を行って初期
抽象回路を生成するステップである。203は抽象回路素
子に遅延時間を計算して割り付けるステップである。20
4は、割り付けた遅延時間を使用して全体回路の遅延時
間計算を行い、クリティカルパスを検出しタイミング制
約が守られているかどうかを調べるステップである。制
約が守られていないときは、制約に違反している箇所を
レポートもしくはスケマテック表示する。また、該タイ
ミング制約に違反しているパスに関しては、この制約が
実現されるようにスピードの速い回路に展開して最適化
を行い（205）、ステップ203及び204を繰り返して該タ
イミング制約が満たされているかどうかを調べ、ハード
ウェアコンポーネントを割り付ける（206）ことによっ
て合成を終了する。以下各ステップの処理内容について
詳細に説明する。

その前にレジスタ転送記述について説明する。レジス
タ転送記述では、回路の素子と認識されるファシリティ
（外部端子、内部信号、レジスタ、メモリなど）とハー
ドウェアの詳細まで立ち入らずに機能を表せる演算子、
組み込み関数（加算、減算など）、ファシリティの動作
を表すプロセス（レジスタの非同期クリアなど）の記述
や状態遷移表現が可能である。以下ファシリティ、演算
子、組み込み関数、プロセス、ステートを抽象機能素子
と呼ぶ。

ここで抽象機能素子の遅延時間について説明する。論
理合成は最終的に抽象機能素子を論理素子（ゲート）ま
で展開して最適化を行い、これに所望のテクノロジから
なるハードウェアのライブラリセルを割り付けるもので
ある。しかしレジスタ転送レベルの回路は機能レベルの
回路であり、必ずしもハードウェアとして最適化された
回路、すなわちゲート数とかゲート段数を考慮して設計
された回路とはなっていない。従って最初からすべての
抽象機能素子にハードウェアのセルを割り付けて考える
のは得策ではない。また同一機能のセルであっても異な
るスピードのセルを割り付けることによって実遅延時間
は変わってしまうので、レジスタ転送レベルの回路の各
抽象機能素子に実時間を割り当てて信号伝播パスの遅延
時間を計算するのは適当ではない。そこでこの実施例の
装置では、基本的なゲートを単位としたゲート段数を遅
延時間の代りに用いる。またハードウェアのNORゲート
のセルなどでは入力数が増加するにしたがって実遅延時
間がかなり異なってくるので（例えば６入力のNORは２
入力NORの４倍の遅延時間を有する）、このようなゲー
トでは入力数を考慮して段数を与えることにする。

つぎに第１図の検出部105のサブ手段である遅延時間
計算割付手段の処理について説明する。

まず論理合成途中で一部の抽象機能素子が具体的なハ
ードウェアセルに変換されてもクリティカルパスの検索
が可能なように、ハードウェアセルのライブラリに存在
するセルについては、それを構成する論理素子を用いて
段数を計算し遅延情報のライブラリに格納する。またレ
ジスタ転送レベルの抽象機能素子及び合成途中で生成さ
れる抽象機能素子または論理素子については、設計デー
タベース部103から抽象機能素子を取り出して、該素子
のタイプやビット幅や入力数を変数として、それらが論
理合成途中に典型的な抽象素子や論理素子からなるネッ
トワークに展開されるとした遅延モデルや、論理素子そ
のものの遅延モデルに従って段数を計算して、設計デー
タベースに格納する。ここで抽象機能素子の遅延段数は
抽象機能素子の展開後の回路によって異なってくるの
で、前記段数の計算を行う手段とともに、遅延モデルを
複数用意しておく。またこの処理で一度計算した遅延段
数については抽象機能素子のタイプ、入力数、ビット幅
と一緒にワーク記憶領域に保存しておき、設計データベ
ースから同一タイプの抽象機能素子が再び取り出された
らハッシュイングを行って、該ワーク記憶領域のデータ
を取り出して割り付ける。

ここで第６図の10ビット２入力全加算器600を例にと
って段数計算を説明する。

いま論理合成で加算器をリップルキャリー型の加算器
に展開することになっている場合、第６図（ｂ）の回路
に展開されるものとして遅延モデルを考える。第６図
（ｂ）の回路は５個の２ビット２入力の全加算器601〜6
05より構成されている。これらは下位ビットで計算され
たキャリーの信号に対してシリアルに接続されており
（601〜605）、入力CIからCOまでのパスが最大遅延段数
を有している。また出力データＳ＜8:9＞（609）も該段
数と等しい遅延段数を有している。従って２ビット２入
力の加算器の最大遅延段数が６段であることがわかって
いるとき、10ビット２入力全加算器の最大遅延段数は30
段になる。

以下第３図を用いて第１図の検出部105におけるクリ
ティカルパス検索手段の処理について説明する。いま、
クリティカルパスの検索域は入力−レジスタ間、入力−
出力間、レジスタ−レジスタ間、レジスタ−出力間とす
る。

処理を開始する（301）。入力属性を有するファシリ
ティやレジスタ転送記述に於ける定数に与えた初期遅延
情報や終点の信号名およびタイミング制約データ（ゲー
ト段数）情報を取り込む（302）。レジスタ転送記述を
トランスレートした結果を格納した設計データベースか
らネットワークデータを抽出する（303）。ネットワー
クを構成している機能素子が遅延時間のライブラリ内に
存在するかどうかを調べ（304）、存在する場合は該ラ
イブラリよりその遅延情報を取り込み該機能素子に割り
付け（305）。存在しない場合は展開後の回路の遅延モ
デルに従い段数を計算して該機能素子に割り付ける（30
6）。つぎに入力点より終点信号方向に向ってパスをト
レースする。ここで入力点とは入力属性や定数属性を有
するファシリティのことで、終点とはレジスタのデータ
入力や出力属性のファシリティを指す。このときデータ
パス、制御パス（レジスタ転送記述ではif、caseなどで
データ転送を制御でき、このif、caseの条件信号を作成
するパス）、クロックパス（レジスタのクロック入力に
接続されるパス）のそれぞれについてパスの有する最大
段数を伝播しながら計算する。またクロックパスについ
てはレジスタに入力後はレジスタの出力に接続されてい
るデータパスについて段数を計算する。一度計算したパ
ス上の各素子の入力からの段数は設計データベースに格
納する（307）。すべての終点に対する段数計算が終了
したらつぎの処理を行う。

つぎに終点に割り付けられたタイミング制約情報を用
いて、終点から入力点に向かって抽象機能素子が持って
いる段数を引去りながら、各抽象機能素子の出力で要求
される最小の遅延段数（最もクリティカルな制約）を計
算して設計データベースに格納する（308）。抽象素子
間の信号はレジスタ転送レベルの回路ではファシリティ
として認識されるのでパス自体の遅延についても考慮さ
れる。さらにスラック（いま求めた制約の遅延段数とパ
スの入力からの段数との去）を計算して設計データベー
スに格納する（309）。ここでスラックがマイナス値
（最大遅延を考えている）になった箇所はクルティカル
パス上に存在する。

その後終点からスラックの値を頼りにタイミング制約
を満足しないパスをトレースする（310）。さらにこの
とき制御信号の値によって機能的に非現実的なパスをク
リティカルパスの候補としている場合があるのでif、ca
seの条件が矛盾なく成立するパスを本当のクリティカル
パスとし、設計データベースにパス情報を格納する。そ
してクリティカルパス上の各抽象素子の出力における入
力からの段数、制約、スラックなどの情報を設計データ
ベースに格納して（311）本手段の処理を終了する（31
2）。

またクリティカルパス探索手段では、終点に与えた最
大遅延段数制約に対するクリティカルパスmax（スラッ
クmax）と同じように、最小遅延段数制約に対するクリ
ティカルパスmin（スラックmin）が同時に探索できる。

以下第４図を用いて第１図のクリティカルパス探索手
段によって発見されたクリティカルパスから論理合成部
106で行う被最適化回路（被最適化パス）の抽出と該パ
ス上の抽象機能素子の選択、展開及び最適化処理の手順
について説明する。

ここで説明の関係上本発明の論理合成が用いているル
ールベースの方式について簡単に説明する。レジスタ転
送記述をトランスレータで初期回路に変換したあと、抽
象機能素子をより抽象度の低い機能素子または論理素子
に展開する。このとき展開の度合によってゲート数は多
いがスピードの速い回路やスピードは遅いがゲート数が
少ない回路が構成できるので、展開の制御はルールベー
ス方式を用いている。すなわち展開の仕方をルールで選
択できる。上述したように展開の仕方もルールで記述で
きるが展開ルールの選択制御そのものがルールで記述で
き、このルールをメタルールと呼ぶことにする。また抽
象機能素子同士を対象にした最適化はアルゴリズムを用
いた手法では不可能なので、本最適化にもルールを用い
ている。

以下の実施例ではクリティカルパスmaxを最適化合成
する手順について説明する。なお、今後特に断らない限
りクリティカルバスはクリティカルパスmaxの意味で用
い、スラックもスラックmaxの意味で使用する。クリテ
ィカルパスを解消するように合成するには、クリティカ
ルパス探索手段によって計算されたスラック値をゼロに
するようにすればよいのでスラック値の絶対値を最適化
目標値とする。

処理を開始する（401）。クリティカルパスから被最
適化パス及び最適化目標値を求める（402）。被最適化
パスの選択については後述する。つぎに被最適化パス上
の抽象機能素子から被展開候補抽象機能素子を捜し出し
（403）（これについても後で詳しく説明する）、候補
が存在する場合は、該抽象機能素子を展開したとき遅延
段数が減少する（最適化目標値に近づく）かどうかを調
べる（404）。なお遅延時間割付手段でレジスタ転送レ
ベルの抽象機能素子には典型的な遅延段数を割り当てて
あるので、スピードの速い抽象回路に展開するルールが
存在すれば減少することがわかる。減少しない場合はつ
ぎの候補の抽象機能素子を抽出する（403）。減少する
場合は該抽象素子をより抽象度の低い抽象素子に展開す
る（405）。そして展開後の抽象素子に対して遅延情報
ライブラリを用いて抽象段数を割り当てる。該ライブラ
リにない場合は計算して割り当てる（406）。展開後の
抽象機能素子のネットワーク全体に対して段数計算を行
い（407）、展開前の抽象機能素子の遅延段数といま計
算した遅延段数を比較して、該被最適化パスの最適化目
標値が達成されたかどうかを調べる（408）。達成され
ない場合は、つぎの候補の抽象機能素子がなくなるまで
抽出して繰り返す。その後で最適化目標値が達成されな
い場合は、展開後の機能素子同士または被最適化パスの
端点の機能素子同士について最適化を行う（409）。全
ての被最適化パスに対して上記処理が終了したかどうか
調べ（410）、終了した場合は該全体回路に対してクリ
ティカルパス検索を行い展開最適化合成前のクリティカ
ルパスが解消されているかどうかを調べる（411）。解
消されていない場合は一連の処理でクリティカルパスが
解消されずに残るまでステップ402以下の処理を繰り返
す（412）。クリティカルパスが解消された場合もしく
は残存するのが確定した場合は、上記展開後の抽象機能
素子以外のネットワークの抽象機能素子に対しても展開
を行い、さらに素子数最適化を行う（413）。このとき
クリティカルパスの解消のときに展開した回路について
は素子数最適化の処理を行わない。以上で遅延時間最適
化合成の処理を終了する（414）。

つぎに第５図を用いて第４図のステップ402の被最適
化パスの抽出手順について説明する。処理を開始する
（501）。まずクリティカルパス探索手段で発見された
クリティカルパスmaxのスラック値から最も危険度の高
い（余裕度の小さい）パスを選択する（502）。該パス
が他のクリティカルパスと重複するかどうか調べ（50
3）、この重複パスがクリティカルパスminでないことを
確かめる（504）。クリティカルパスminと重複していな
い場合、この重複クリティカルパスのスラックのうち危
険度の最も小さい（余裕度の最も大きい）値を選ぶ（50
5）。そして該重複したサブパスを被最適パスとし、い
ま求めた危険度の最も小さい（余裕度の最も大きい）ス
ラック値の絶対値を最適化目標値とする（506）。また
非重複サブパスの最適化目標値は、各クリティカルパス
が有するスラック値に重複サブパスの最適化目標値を加
えた値の絶対値になる（507）。ただしこの値は重複サ
ブパスの最適化が成功したときに用いる。すなわち最適
化に失敗した場合は該重複クリティカルパスの末端最適
化目標値分をそれぞれ被最適化サブパスの最適化目標値
に対して加算し、最適化目標値を更新する。ステップ50
3で調べたクリティカルパスが他のものと重複しない場
合は、取り出したクリティカルパス全体を被最適化パス
とし、またスラック値より最適化目標値を求める（50
8）。すべてのクリティカルパスを被最適化パスに分け
その最適化目標値が求まったら（509）本処理を中止し
（510）、論理合成へデータをインターフェースする。
すなわち処理402へ進む。

つぎに第４図のステップ403の被最適化パス上の抽象
機能素子の選択手順について説明する。

まず、（１）外部出力に最も近い抽象機能素子を捜し
出す。これは該抽象素子の変換によって発生する他の回
路への影響を最小限にするためである。

（２）最も小さいファンアウトを有する抽象機能素子を
捜し出す。これは、いまファンアウトが多い抽象素子を
同一機能のより小さい遅延段数をもつ抽象素子に変換し
たとき、該変換後の抽象素子をノードとして持つパスが
最小段数違反パスとなる可能性があるからである。

（３）最も小さいファンインを有する抽象機能素子を捜
し出す。これは、いまファンインが多い抽象素子を同一
機能のより小さい遅延段数をもつ抽象素子に変換したと
き、該変換後の抽象素子をノードとして持つパスが最小
段数違反パスとなる可能性があるからである。

前記（１）〜（３）の優先度は（２）と（３）を満た
すものでかつ（１）を満足するものが最優先で、（２）
と（３）に関しては（２）の値のより小さい抽象機能素
子を選択する。この優先度についてはルールベース方式
を用いているので自由に変更できる。

ここで第６図を用いて第１図の論理合成部106におけ
る抽象機能素子の展開の実施例について説明する。

第６図（ａ）に示す10ビット２入力加算器600の展開
の手順について説明する。第６図（ｂ）は、２ビット加
算器を５つ（601〜605）用いてリップルキャリー10ビッ
ト２入力加算器を構成した図である。第６図（ｃ）は２
ビット加算器１つ（606）と４ビット加算器２つ（607,6
08）を用いて10ビット２入力加算器を構成した図であ
る。２ビット加算器のゲート数は20でゲート段数は３段
である。一方４ビット加算器のゲート数は45で段数は５
段である。そこで第６図（ｂ）の構造にするとゲート数
は100でゲート段数は15段になる。一方、第６図（ｃ）
の構造にするとゲート数は110となりゲート段数は12段
となる。

いま、クリティカルパス上の10ビット加算器を高速回
路に展開する要求が出されているときは、前記メタルー
ルを用いて第６図（ｃ）の回路を選択しこれに展開す
る。また反対に10ビット加算器がクリティカルパス上に
ない場合は、メタルールを用いて第６図（ｂ）の回路を
選択してこれに展開する。

展開後の抽出機能素子の最適化については、いま第６
図（ｂ）の様な回路がクリティカルパス上に存在する場
合、２ビット加算器601と602の２つをビット加算器１つ
に置き換えることによって段数が６段から５段に減少し
１段数分スピードが速くなる。

つぎに第７図を用いて抽象機能素子から論理素子への
変換について説明する。

いま８ビットの１加算器（インクリメンタ）を例に取
って説明する。レジスタ転送レベル言語で記述された８
ビットの１加算器は、INC701という抽象素子にトランス
レートされる。そこで論理構成の処理が開始されるとIN
C701という素子はEXOR（排他的論理和）702、AND703、N
OT704の論理素子に展開される。いま第７図（ｂ）の論
理素子からなる回路と、第７図（ｃ）の回路と２つが考
えられ、第７図（ｂ）の回路では各ビットのキャリーの
計算を独自の回路で行っているのに対して、第７図
（ｃ）の回路は４ビットの１加算器を２つ用いた構成で
あり、したがって下位４ビットからのキャリーの計算結
果を用いるようになっている。２つの展開回路の違いは
それぞれ他の物と比較して、第７図（ｂ）では信号伝播
遅延が小さいのに対して（ゲート数48、ゲート段数４
段）、第７図（ｃ）ではゲート数が小さい（ゲート数4
0、ゲート段数５段）という特徴がある。この展開の処
理をルールベースで起う場合、まず２つの基本展開ルー
ルが用意されており、前記クリティカルパス探索手段で
発見されたクリティカルパス上にINCと言う素子が使用
されており、遅延最小の条件で展開の要求が出された場
合は、メタルールでそれを判断して第７図（ｂ）の回路
に展開し、さもなければ第７図（ｃ）の回路に展開す
る。

さらに簡単化ルールとして４入力ANDと２入力ANDがシ
リアルに接続されている場合、３入力AND2つに変換する
というものがある場合、上記第７図（ｂ）の回路は第７
図（ｃ）の回路になることが考えられるが、ゲート数最
小化のために設けられたANDのシリアル結合は簡単化し
ないようにフラグをつけておく。そうすることによっ
て、遅延時間最小化制約を満たす構造回路を生成でき
る。

上記実施例は、遅延時間最小化のルールによって生成
された回路が、上記簡単化ルールのようなゲート数最小
化のルールによって回路が変換されないようにした例で
あるが、反対にゲート数最小化のルールによって回路を
小さくする場合はフラグをoffにすればよい。

以下簡単なモチーフを用いてクリティカルパスの探索
と合成の処理を説明する。

第８図は合成前の機能ブロック図である。801〜805は
入力端子である。ここで入力端子801〜803は４ビット幅
を有している。806,807はクロック入力端子である。ま
た808は４ビット幅の出力端子である。809は４ビット２
入力加算器で、810は４ビット２入力減算器である。811
は比較器で、812は４ビットの１加算器（INC）、813は
４ビットの１減算器（DEC）である。814と815はそれぞ
れ１ビット、４ビットのレジスタで、816と817は２−１
のマルチプレクサである。さらに818はANDで、819,820
はインバータである。また821は内部信号である。

まずこの回路の機能素子及び結線情報をスケマテック
入力または機能設計記述言語で書く。この情報をデータ
変換手段を用いて回路設計データに変換する。いまこの
回路全体を論理合成の対象として遅延時間の制約を与え
る。ここでは、レジスタR2（815）を終点とするパスに
対して最大遅延制約段数10を与える。また出力端子Ｇ
（808）に最大遅延制約段数19を設定する。この設定の
仕方はスケマテック入力ではレジスタシンボルR2のデー
タ入力端子に対して最大遅延時間制約のテキスト入力テ
ーブルを開いて行うことができる。出力端子Ｇについて
も同様である。スケマテックの情報がなくてもこれらの
制約はコマンドで入力できる。

つぎに各抽象機能素子に対する遅延情報の与え方につ
いて説明する。設計者は機能ブロックの遅延時間を自由
に選択または設定できることが重要だが、機能ブロック
をスケマテック入力するたびに、もしくは機能素子を記
述するたびに遅延時間を設定していたのでは設計効率が
大変悪いので、自動割当の手段を用いる。抽象機能素子
の遅延時間は入力数及びそのビット数に依存し、さらに
同一機能に対して構造回路は複数考えられるため、ここ
ではゲート数も遅延時間も良好な標準的な論理回路を想
定して遅延時間を与える。いま第８図の点数の円で囲ま
れた数字は各機能ブロックの最大遅延段数である。イン
バータは他の論理ゲートに比べて遅延時間が小さいので
ここではゲート段数を０としている。

これを整理して示すと以下の表１のようになる。 表 １ 機能ブロックタイプ 遅延段数 ADD ６ SUB ７ COMP ５ MUX １ INC ３ DEC ３ REG ２ AND １ INV ０ これらは設計データベースから各抽象機能素子のタイ
プと入力数と入力数のビット幅を取り出して、この情報
をもとに計算して割り当てたものであり、これについて
は合成途中で再度生成される可能性があるためワーク記
憶領域に保存しておく。

そこで上で設定した遅延時間制約に基づいたクリティ
カルパス探索の処理について説明する。

入力端子からの各抽象機能素子の出力における段数を
求める。入力点Ａ（802）、Ｂ（803）、Ｃ（804）、Ｄ
（805）は０段で、クロック入力CK1（806）にはＡ〜Ｄ
入力に対して遅延時間として３段遅延を持たせ、CK2（8
07）は16段とする。

いま入力端子Ａ（802）、Ｂ（803）からのデータパス
の段数について説明する。点線の四角形の上から１段目
の値が入力からの段数を示す。減算器（810）の出力は
７段となり加算器（809）の出力は６段となる。またMUX
（816）の出力は偽入力（810）からの段数が大きいので
それをとり８段となる。一方MUX（816）の制御入力はCK
1（806）が３段でレジスタR1（814）の段数２を加えて
５段となる。またMUX（816）の出力は最大６段となる。
従ってこのパスはデータパスからの８段をとる。比較器
（811）の出力はＦ（821）からのパスの８段と比較器本
体が有している５段を加えた13段となる。さらにMUX（8
17）の出力はデータパスＦ（821）や１加算器（812）の
出力段数の３段よりも大きい14段の値をとる。最終的
に、レジスタR2（815）のデータ入力へのパスの最大段
数は14段となる。

つぎにR2（815）を終点とするパスに対して制約段数
（点数の四角形の２段目の値）を計算する。R2には10段
の最大遅延の制約が割り付けられている。R2へ入力する
パスはMUX（817）から来ている。MUXの右から入力する
制御信号822は偽のときの条件を表しており、823は真の
ときの条件を表している。MUX（817）の左から入力する
信号はデータ信号で右から入力する制御信号に対応する
ものである。いまMUXのデータ入力Ｆ（821）に於ける制
約を求めると９段になる。ここでＦはファンアウトが２
以上であるのでＦの出力のもとの遅延段数決めることが
できない。そこでMUX（817）の真入力のデータパスの制
約を調べると、偽の場合と同様に９段となり、さらにIN
C（812）は３段なのでINCの入力は６段となる。このパ
スについては、いま終点を指定したレジスタの出力に達
したのでここで終了する。そこでMUX（817）の制御信号
のパスの制約段数を求める。MUXの制御入力端子はそれ
ぞれ９段である。MUXの偽のパスのインバータによる遅
延は考慮せず比較器（811）の出力端子に於ける段数は
９段となる。そして比較器の入力端子に於ける段数を計
算する。比較器の遅延段数は５段であるので入力Ｆ（82
1）の出力は先ほど計算した９段よりも小さい、いま求
めた４段を制約とする。以下同様に加算器（809）、減
算器（810）の出力はそれぞれ３段となり減算器（810）
の遅延段数が７段であるのでＡ（802）、Ｂ（803）はそ
れぞれ−４段となる。一方MUX（816）の制御入力に対し
てレジスタR1（814）の出力は３段となり、レジスタR1
（814）のクロック入力からデータ出力までの遅延段数
を差し引いてクロック入力CK1（806）は１段となる。

ここでスラック（制約段数−始点からの段数）を求め
る。点線の３段組の長方形の３段目の値がスラック値で
ある。そしてR2（815）からこのスラックの値の内マイ
ナス値をトレースすればこれがクリティカルパスとな
る。このモチーフでは−４のパスが最も危険なパスで、
つぎが−３のパスである。

同様に出力Ｇ（808）については、まず入力CK2（80
7）からの段数は入力Ａ（802）、Ｂ（803）、Ｅ（801）
に対して16段の遅延を持っているので、レジスタR2（81
5）のクロック入力では16段となり、R2のデータ出力で
は18段となる。さらにDEC（813）の出力端子で21段とな
り結局出力Ｇ（808）で21段になる。つぎに出力Ｇには
制約19段が与えられているので、DEC（813）の入力はDE
C自体が有している３段の遅延段数を差し引き16段とな
る。またレジスタR2のクロック入力からデータ出力まで
の遅延段数を差し引いてクロック入力CK2（807）は14段
となる。スラックは−２となりクリティカルパスはCK2
−R2−DEC−Ｇのパスとなる。

つぎに最適化パスの選択方法について説明する。クリ
ティカルパスが有しているスラック値から最も危険度の
高いパスを選ぶ。いまR2のデータ入力に与えた制約に対
して危険度の高いパスから示す。cp1.1とcp1.2はスラッ
クが−４のクルティカルパスで、cp2.1とcp2.2はスラッ
クが−３のクリティカルパスで、cp3.1は−２のクリテ
ィカルパスである。個々のクリティカルパスの最適化目
標値はスラック値の絶対値としtarget1〜３に示す。以
上を総合すると次の第２表のようになる。

第２表 cp1.1:A−SUB−MUX−Ｆ−COMP−MUX−R2 cp1.2:B−SUB−MUX−Ｆ−COMP−MUX−R2 slack1:−４ targetl:4 cp2.1:A−ADD−MUX−Ｆ−COMP−MUX−R2 cp2.2:B−ADD−MUX−Ｆ−COMP−MUX−R2 slack2:−３ target2:3 cp3.1:CK1−R1−MUX−Ｆ−COMP−MUX−R2 slack3:−２ target3:2 いま、cp1.1に着目するとこれは他の全てのクリティ
カルパスに重複する部分を有しており、これを重複パス
ovp1とする。最適化目標値は全クリティカルパスのうち
もっとも危険度の小さいスラックの絶対値を取るので２
（ot1）となる。またcp1.1はcp1.2とも重複しておりこ
れをovp2と示す。最適化目標値はtarget1−ot1で２（ot
2）となる。

ovp1:MUX−Ｆ−COMP−MUX−R2 ot1:2 ovp2:SUB−MUX ot2:2 つぎにcp2.1に着目すると重複パスovp1について処理
済みなので、cp2.2との重複パスovp3を被最適化パスと
し、最適化目標値ov3は１（target2−ot1）となる。cp
3.1についてはopp1が被最適化パスの候補になるが最適
化目標値op1は０（target3−ot1）となるため候補から
はずす。

ovp3:ADD−MUX ov3:1 opp1:CK1−R1−MUX op1:0 但しopp1はovp1で最適化が実現できた場合にのみ最適
化目標値はゼロとなる。

つぎに被最適化パスovp1について適用する最適化手法
について説明する。

いま説明する手法は被最適化パス上の複数の機能素子
に対して成分の最適化目標値を分担するものである。一
方被最適化パス上のある機能素子に対して最大限の最適
化目標値を担わせ、最小回数の展開で目標値を実現する
手法でも実現できる。

まずはじめに、よりファンアウトの小さい抽象機能素
子を選択するがその対象となるものはMUX817である。そ
こでMUXの展開方法について高速化ルールが存在するか
どうか調べ、いま高速化回路に展開するルールが存在し
ないので（本実施例では存在しないとした）つぎの候補
を捜す。またファンアウトの小さい抽象機能素子を選択
するとCOMP（811）が候補に挙がる。そこでCOMPを展開
したあとで高速化されるかどうか調べると是であるので
実際に展開を行う。展開後の回路を第９図に示す。そし
て展開後の個々の機能素子に対して遅延段数を与える。
展開後の部分回路の段数計算を行うと４段になるので１
段分だけ最適化目標値が達成された。ただしEXOR（90
1）は２段、４入力NOR（902）は２段としている。とこ
ろが被最適化パスovp1は最適化目標値が２段であるの
で、また上記展開のみでは達成されないためつぎの候補
を捜しにいくが、MUX（816）も上記理由により最適化展
開が不可能である。そのためCOMPの展開後の回路ににつ
いて機能素子間で遅延段数の最適化を行うが、第９図の
ように最適化の余地が残っていないのでつぎの被最適化
パスの展開を行う。

被最適化パスovp2について最適化目標値を計算する。
重複したクリティカルパスovp1の最適化目標値が実現で
きなかったので、本最適化パスはその分最適化目標値が
大きくなる。本来の最適化目標値は２段であるが、いま
ovp1の非実現最適化目標値１段を加えて３段になる。そ
こで最適化展開候補を捜すとSUB（810）が選択され、さ
らに高速化回路に展開するルールがあるかどうかを調べ
ると存在するので、SUBを高速化回路に展開する。ここ
では５段の遅延段数を持つ回路に展開できるので（第10
図を参照、1001は４ビット全加算器で遅延段数は５
段）、最適化目標値３に対して２段分を満足させる。ov
p2には他の最適化展開可能な機能素子がないので、展開
後の回路について機能素子間の最適化を行うが、最適化
の余地が残っていないのでクリティカルパスcp1.1とcp
1.2は最適化目標値４を達成できず３段分しか稼げなか
ったことになる。同様にovp3の最適化目標値は２段にな
りパス上のADDは展開後最小５段にしかならないのでク
リティカルパスcp2.1、cp2.2の最適化目標値の３段は実
現できず１段分の危険度は残る。さらに重複クリティカ
ルパスの最適化目標値が実現できなかったことから、パ
スopp1は最適化目標値１段を持った被最適化パスになる
が、opp1上にはMUXとかREG等最適化候補がないためなに
も行われない。従ってクリティカルパスcp3.1について
１段分の危険度が残ってしまう。また各被最適化パスの
端点同士の最適化が可能かどうか試みるが本実施例では
被最適化パスがMUX（816）で分離されているため不可能
である。本実施例によると最長遅延段数が14段から11段
に削減された。

本実施例は展開後の回路の遅延段数を既知として説明
したが、未知の場合は展開後の回路の段数計算を行う必
要がある。さらに展開後の回路同士で遅延段数の最適化
が行われた場合は再度クリティカルパス探索手段で展開
前のクリティカルパスが回避されたかどうか調べ、クリ
ティカルパス上の機能素子がすべて展開されるまで繰り
返す。

［発明の効果］ 以上説明したように、本発明の装置によれば少ないメ
モリ容量で抽象回路のレベルでタイミング検証が行え、
合成前にタイミング仕様が満たされるか否かの判定が可
能になる。また、抽象回路に割り当てられた遅延時間を
利用して、回路の展開及び最適化時にスピードの速い回
路を生成するので、論理式の簡単化やハードウェアのイ
ンプリメンテーションによる遅延時間の最適化だけを用
いた場合よりも遅延時間の制約を満足する回路が実現で
きるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例にかかる論理回路の合成装置
の構成を説明するブロック図、 第２図は本発明の一実施例における論理合成の処理フロ
ーを説明する図、 第３図は本発明の一実施例におけるクリティカルパス探
索手段の処理を説明する図、 第４図は本発明の一実施例における被最適化回路（被最
適化パス）の抽出と該パス上の抽象機能素子の選択、展
開及び最適化処理の手順について説明する図、 第５図は本発明の一実施例におけるクリティカルパスか
ら被最適化パスの抽出手法について説明する図、 第６図は本発明の一実施例における抽象機能素子の展開
について説明する図、 第７図は本発明の一実施例における抽象機能素子から論
理素子への変換について説明する図、 第８図は本発明の一実施例におけるクリティカルパスの
探索と合成の処理を説明するのに使用する簡単なモチー
フの機能ブロック図、 第９図は本発明の一実施例における比較器の論理素子へ
の変換について説明する図、および 第10図は本発明の一実施例における減算器の展開につい
て説明する図である。 101……レジスタ転送仕様の入力部 104……タイミング制約の入力部 105……タイミング制約設定及び違反検出部 106……論理合成部 108……論理回路の出力部

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】論理回路を自動生成するための論理回路の
   合成装置において、 合成の開始前、あるいはその途中で生成された抽象回路
   を使用してタイミング解析を行なうために、前記抽象回
   路を構成している素子にゲート段数として遅延時間を与
   える手段と、 与えられた遅延時間を用いて前記抽象回路レベルでタイ
   ミング解析を行い、タイミング制約条件が満たされるか
   どうかを検出する手段と、 前記検出されたタイミング解析結果を使用してタイミン
   グ制約条件が満たされるように前記抽象回路を論理回路
   に変換あるいは合成する手段と、 前記タイミング制約に違反する回路の遅延時間を最適化
   するために回路を変換あるいは合成する手段と、 を具備することを特徴とする論理回路の合成装置。
2. 【請求項２】前記遅延時間最適化のための回路の変換あ
   るいは合成手段は、前記タイミング解析手段で検出され
   た制約違反の回路を解析して前記回路を最適化対象回路
   に分割するとともに分解された回路に最適化目標値を設
   定し、前記最適化目標値にしたがって回路を変換あるい
   は合成する手段を有することを特徴とする請求項１記載
   の論理回路の合成装置。